JP2023515639A - 較正回路、メモリ及び較正方法 - Google Patents

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Abstract

本願実施例は、較正回路、メモリ及び較正方法を提供し、前記較正回路は、第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力するように構成される差動入力回路であって、前記第１発振信号と前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号のデューティサイクル及び前記第２発振信号のデューティサイクルは第１所定範囲内にある、差動入力回路と、前記差動入力回路の出力端子に接続され、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを比較するように構成される比較ユニットと、前記比較ユニット及び前記差動入力回路に接続され、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを第２所定範囲に達させるように構成されるロジックユニットと、を備える。本願実施例において、較正回路は、ＤＣＭ機能及びＤＣＡ機能を備え、且つ、差動入力回路の検出及び較正を実現することができる。【選択図】図２

Description

［関連出願の相互参照］
本願は、２０２０年１０月２８日に中国特許局に提出された、出願番号が２０２０１１１７３７５５．３であり、発明の名称が「較正回路、メモリ及び較正方法」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。
本願実施例は、較正回路、メモリ及び較正方法に関するが、これに限定されない。
半導体メモリは、検索可能なデータを記憶するために、多くの電子システムで使用されている。電子システムのより高速で、より大きなデータ容量及びより少ない電力を消費することに対する需要が高まるにつれて、変化し続ける需要を満たすために、半導体メモリは、より高速でより少ない電力を使用して、より多くのデータを記憶する必要がある。
通常、メモリにコマンド（ｃｏｍｍａｎｄｓ）、メモリアドレス（ｍｅｍｏｒｙ ａｄｄｒｅｓｓ）及びクロック（ｃｌｏｃｋｓ）を提供することによって、半導体メモリを制御し、各種コマンド、メモリアドレス及びクロックは、メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）によって提供されることができる。これらの３つのタイプの信号は、メモリを制御して、各種の記憶動作を実行することができ、例えば、メモリからデータを読み取る読み取り動作、及びデータをメモリに記憶する書き込み動作などを実行することができる。メモリによって受信された「関連コマンド」に関連する既知のタイミングに基づいて、メモリとメモリコントローラの間でデータを伝送する。具体的には、命令及びアドレスを計時するためのシステムクロック（ｓｙｓｔｅｍ ｃｌｏｃｋ）をメモリに提供することができ、更に、データクロック（ｄａｔａ ｃｌｏｃｋ）をメモリに提供することもでき、当該データクロックは、データの読み取りのタイミング及びデータの書き込みのタイミングとして使用される。更に、メモリは、コントローラにデータを伝送するタイミングとして、コントローラにクロックを提供することもできる。メモリに提供される外部クロックは、内部クロックを生成するために使用され、これらの内部クロックは、メモリの記憶動作中に各種の内部回路のタイミングを制御する。メモリの動作中の内部回路のタイミングは重要であり、内部クロックの偏差は誤った動作を引き起こす可能性があり、クロックの偏差は、デューティサイクル歪みを含み、即ち、クロック信号のデューティサイクルが、所定のデューティサイクルから外れている。
したがって、メモリは、ＤＣＡ機能及びＤＣＭ機能を備える必要があり、即ち、メモリは、デューティサイクル調節（ＤＣＡ：Ｄｕｔｙ Ｃｙｃｌｅ Ａｄｊｕｓｔ）回路及びデューティサイクル監視（ＤＣＭ：Ｄｕｔｙ Ｃｙｃｌｅ Ｍｏｎｉｔｏｒ）回路を備える必要があり、デューティサイクル調節回路は、外部クロックによって生成された内部クロックのデューティサイクルを調節するように構成され、デューティサイクル監視回路は、クロックのデューティサイクルが所定のデューティサイクルから外れているか否かを監視するように構成される。
本願実施例は、較正回路を提供し、前記較正回路は、第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力するように構成される差動入力回路であって、前記第１発振信号と前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号のデューティサイクル及び前記第２発振信号のデューティサイクルは、第１所定範囲内にある、差動入力回路と、前記差動入力回路の出力端子に接続され、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを比較するように構成される比較ユニットと、前記比較ユニット及び前記差動入力回路に接続され、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを第２所定範囲に達させるように構成される、ロジックユニットと、を備える。
本願実施例は更に、上記の較正回路を備えるメモリを提供する。
本願実施例は更に、較正方法を提供し、前記較正方法は、差動入力回路が、第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力することであって、前記第１発振信号及び前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号及び第２発振信号のデューティサイクルは第１所定範囲内にある、ことと、比較ユニットが前記第１内部信号及び前記第２内部信号を受信し、前記第１内部信号のデューティサイクル又は前記第２内部信号のデューティサイクルを比較することと、ロジックユニットが前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は第２内部信号のデューティサイクルを第２所定範囲に達させることと、を含む。
本願の１つの実施例による較正回路の機能ブロック図である。 本願の１つの実施例による較正回路の例示的な構造図である。 本願の別の実施例による較正方法の例示的なフローチャートである。
１つ又は複数の実施例は、それに対応する図面を参照して例示的に説明され、これらの例示的な説明は、実施例を限定するものではなく、図面において同じ参照番号を有する要素は、類似した要素を示し、特に明記しない限り、図面における図は、縮尺への制限を構成するものではない。
背景技術から分かるように、現在、メモリの動作周波数は益々速くなり、したがって、入力信号のデューティサイクルに対する要件も益々厳しくなり、要件を満たすＤＣＡ機能及びＤＣＭ機能を使用して、入力信号のデューティサイクルを較正及び監視することは非常に重要である。更に、メモリは、外部クロック信号を受信して内部クロック信号を生成するように構成される差動入力回路を備え、差動入力回路の固有の回路特性は、内部クロック信号のデューティサイクル偏差を引き起こす可能性がある。デューティサイクル偏差に対する差動入力回路の影響が時間内に検出及び較正されない場合、メモリの読み書き性能に影響を及ぼす。
上記の問題を解決するために、本願実施例は、較正回路を提供し、第１所定範囲のデューティサイクルを有する第１発振信号及び第２発振信号が差動入力回路を介して入力された後、第１内部信号及び第２内部信号が出力され、当該第１内部信号及び第２内部信号は、メモリをテストするときに採用される実際の入力信号として使用されることができ、比較ユニットにより、第１内部信号及び第２内部信号のデューティサイクルを検出し、ロジックユニットは、検出結果に基づいて差動入力回路を制御することにより、第１内部信号のデューティサイクル及び第２内部信号のデューティサイクルが第２所定範囲内に安定化されるのを確保し、当該第１内部信号及び第２内部信号を使用してテストすることにより、テスト結果の精度を向上させることができる。更に、当該較正回路は、ＤＣＭ機能及びＤＣＭ機能を備え、差動入力回路の動作状態を較正することができ、そのため、デューティサイクル偏差に対する差動入力回路の影響を低減又は回避し、当該較正回路を備えるメモリの読み書き性能を向上させることができる。
本願実施例の目的、技術的解決策及び利点をより明確にするために、以下に図面を参照して本願の各実施例を詳細に説明する。しかし、当業者であれば理解できるように、本願の各実施例では、読者に本願をより良く理解させるために、多くの技術的詳細が提供されているが、これらの技術的詳細及び以下の各実施例に基づく様々な変更及び修正なしにも、本願で主張される技術的解決策を実現することができる。
図１は、本願の１つの実施例による較正回路の機能ブロック図であり、図２は、本願の１つの実施例による較正回路の例示的な構造図である。
図１及び図２を参照すると、本実施例では、較正回路は、差動入力回路１０１、比較ユニット１０２、及びロジックユニット１０３を備え、差動入力回路１０１は、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を受信し、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を出力するように構成され、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、同じ周波数で逆位相であり、第１発振信号ＯＳＣ＋のデューティサイクル及び第２発振信号ＯＳＣ－のデューティサイクルは第１所定範囲内にある。比較ユニット１０２は、差動入力回路１０１の出力端子に接続され、第１内部信号ＩＢＯ＋のデューティサイクル及び／又は第２内部信号ＩＢＯ－のデューティサイクルを比較するように構成される。ロジックユニット１０３は、比較ユニット１０２及び差動入力回路１０１に接続され、比較ユニット１０２の出力結果に従って差動入力回路１０１を制御することにより、第１内部信号ＩＢＯ＋のデューティサイクル及び／又は第２内部信号ＩＢＯ－のデューティサイクルを第２所定範囲に達させるように構成される。
当該較正回路は、メモリに組み込まれることができ、外部クロック信号を受信して内部クロック信号を生成することができるだけでなく、テスト用の第１発振信号及び第２発振信号を受信して第１内部信号及び第２内部信号を生成することができ、第１内部信号のデューティサイクル及び第２内部信号のデューティサイクルを第２所定範囲内に安定化させることができ、それにより、メモリテストのテスト結果の精度を向上させる。更に、較正回路は、メモリのデューティサイクル較正機能とデューティサイクル監視機能、及び差動入力回路の較正機能を実現することができ、これにより、差動入力回路によるクロック信号へのデューティサイクル偏差の問題を回避することができる。
以下では、図面を参照して本実施例による較正回路を詳細に説明する。
第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、差動化されたクロック信号であり、且つ、第１発振信号ＯＳＣ＋のデューティサイクル及び第２発振信号ＯＳＣ－のデューティサイクルは第１所定範囲内にあり、つまり、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は高品質信号である。一例では、第１所定範囲は４８％～５２％であり得る。
更に、本実施例では、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、高周波特性を有し得、つまり、第１発振信号ＯＳＣ＋の周波数及び第２発振信号ＯＳＣ－の周波数は、メモリが読み書きするのに必要なクロック信号の周波数と同等であり、ここでの同等とは、周波数が同じであるか、周波数の差がテスト許可範囲内にあることを指し得る。例えば、第１発振信号ＯＳＣ＋の周波数と第２発振信号ＯＳＣ－の周波数は、３．２ＧＨｚ又は４．８ＧＨｚ、更には６．４ＧＨｚに達することができる。
更に、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、メモリに組み込まれた発振回路によって提供されることができる。
本実施例では、差動入力回路１０１は、入力バッファ（ＩＢ：Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を備えることができ、前記入力バッファは、差動化された第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を受信し、差動化された第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を出力するように構成される。
更に、本実施例では、差動入力回路１０１は、更に、第１外部信号ＰＡＤ＋及び第２外部信号ＰＡＤ－を受信するように構成されることができ、第１外部信号の周波数は第２外部信号の周波数と同じで逆位相であり、つまり、第１外部信号ＰＡＤ＋及び第２外部信号ＰＡＤ－も差動信号である。それに対応して、較正回路は更に、セレクタ１１１を備え、第１発振信号ＯＳＣ＋、第２発振信号ＯＳＣ－、第１外部信号ＰＡＤ＋、及び第２外部信号ＰＡＤ－はすべて、セレクタ１１１を介して差動入力回路１０１に接続され、第１発振信号ＯＳＣ＋と第２発振信号ＯＳＣ－を第１差動対信号とし、第１外部信号ＰＡＤ＋と第２外部信号ＰＡＤ－を第２差動対信号とし、セレクタ１１１は、第１差動対信号及び第２差動対信号のうちの１つを選択して差動入力回路１０１に入力するように構成される。
差動入力回路１０１が固有の回路特性を有するため、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－のデューティサイクルが要件を満たしていても、差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが外れる可能性がある。したがって、比較ユニット１０２を採用して、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルを検出する。
第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－が差動信号であるため、第１内部信号ＩＢＯ＋のデューティサイクルと第２内部信号ＩＢＯ－のデューティサイクルとの合計は１００％であり、比較ユニット１０２を設置することにより、差動化された第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルの大きさを検出する。具体的には、比較ユニット１０２が第１内部信号ＩＢＯ＋のデューティサイクル及び／又は第２内部信号ＩＢＯ－のデューティサイクルを比較することは、以下３つの状況のうちの少なくとも１つを含む。
比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティサイクルを比較する。具体的には、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティサイクルが第２所定範囲に達したか否かを比較し、第２所定範囲は第１所定範囲と同じであってもよく、例えば、当該第２所定範囲は４８％～５２％であり得る。比較ユニット１０２が、第１内部信号ＩＢＯ＋のデューティサイクルが第２所定範囲内にあることを検出した場合、第２内部信号ＩＢＯ－のデューティサイクルも第２所定範囲内にあることを示し、比較ユニット１０２が、第１内部信号ＩＢＯ＋のデューティサイクルが第２所定範囲内にないことを検出した場合、第２内部信号ＩＢＯ－のデューティサイクルも第２所定範囲内にないことを示す。
比較ユニット１０２は、第２内部信号ＩＢＯ－のデューティサイクルを比較する。具体的には、比較ユニット１０２は、第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲内に達したか否かを比較し、当該第２所定範囲は４８％～５２％であり得る。比較ユニット１０２が、第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲内にあることを検出した場合、第１内部信号ＩＢＯ＋のデューティサイクルも第２所定範囲内にあることを示し、比較ユニット１０２が、第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲内にないことを検出した場合、第１内部信号ＩＢＯ＋のデューティサイクルも第２所定範囲内にないことを示す。
比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティサイクルと第２内部信号ＩＢＯ－のデューティサイクルとを比較する。具体的には、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティサイクルと第２内部信号ＩＢＯ－のデューティサイクルとの差値が所定の差値範囲内にあるか否かを取得し、当該所定の差値範囲は－４％～４％であり得、比較ユニット１０２が、当該差値が所定の差値範囲内にあることを検出した場合、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲内にあることを示し、そうでない場合、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲に達していないことを示す。
上記の第２所定範囲及び所定の差値範囲の数値範囲はすべて例示的な説明に過ぎず、本実施例は、第２所定範囲及び所定の差の範囲を限定しなく、メモリの実際性能要件に応じて第２所定範囲及び所定の差値範囲を合理的に設定することができることに留意されたい。
本実施例では、比較ユニット１０２は、積分ユニット１１２と、コンパレータ１２２とを備え、積分ユニット１１２は、第１入力端子３及び第２入力端子４を備え、第１入力端子３は、第１内部信号ＩＢＯ＋又は第２内部信号ＩＢＯ－のうちの一方を受信するように構成され、第２入力端子４は、第１内部信号ＩＢＯ＋又は第２内部信号ＩＢＯ－のうちの他方を受信するように構成され、コンパレータ１２２は、積分ユニット１１２の出力端子に接続される。
具体的には、積分ユニット１１２は２つの積分回路を備え、第１入力端子３は、一方の積分回路の入力端子として使用され、第２入力端子４は、他方の積分回路の入力端子として使用される。コンパレータ１２２は、２つの積分回路の出力を比較し、高レベル又は低レベルを出力するように構成される。
より具体的には、比較ユニット１０２において、２つの積分回路により、入力された第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－に対して積分演算を実行し、積分演算の結果はコンパレータ１２２に入力され、コンパレータ１２２によって比較結果を出力する。
例えば、第１内部信号ＩＢＯ＋が正の端子（ｄｕｔｙ＋）であり、第２内部信号ＩＢＯ－が負の端子（ｄｕｔｙ－）である場合、一例では、コンパレータ１２２の出力が高レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより大きいことを示し、コンパレータ１２２の出力が低レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより小さいことを示す。
上記の比較ユニット１０２の出力結果と、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルとの間の対応関係は例示的なものに過ぎず、本実施例は、異なる出力結果が、第１内部信号ＩＢＯ＋のデューティサイクルと第２内部信号ＩＢＯ－のデューティサイクルとの間の異なる対応関係に対応することが保証できれば、高レベル及び低レベルと、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルとの間の対応関係を限定しないことに留意されたい。
図２に示されるように、比較ユニット１０２の出力結果は、サンプリングクロックｃｌｋ１によってサンプリング及び出力することができる。本実施例では、比較ユニット１０２は、１つのサンプリングクロックｃｌｋ１によって駆動され、サンプリングクロックｃｌｋ１の周波数は、第１内部信号ＩＢＯ＋の周波数及び／又は第２内部信号ＩＢＯ－の周波数より低い。サンプリングクロックｃｌｋ１の周波数が速いほど、サンプリング誤差が大きくなり、サンプリングクロックｃｌｋ１の周波数が遅いほど、サンプリング誤差が小さくなるが、テストの時間が長くなる。したがって、サンプリング誤差及びテスト時間に応じて、サンプリングクロックｃｌｋ１の最適な周波数を総合的に選択することができる。
本実施例では、クロック生成回路は更に、外部クロック信号ＣＬＫを受信し、サンプリングクロックｃｌｋ１を生成するように構成される分周器１０４を備える。当該外部クロック信号ＣＬＫは、試験機によって提供されたものであってもよいし、メモリによって提供されたものであってもよい。
更に、上記の分析から分かるように、サンプリングクロックｃｌｋ１の周波数が調整可能である場合、実際の状況に応じてサンプリングクロックｃｌｋ１の異なる周波数を選択することができ、よって、本実施例では、クロック生成回路は更に、第５レジスタグループ１０５を備えることができ、第５レジスタグループ１０５は、分周器１０４に接続され、サンプリングクロックの周波数を設定するように構成される。第５レジスタグループ１０５はモードレジスタであり得る。
比較ユニット１０２の固有特性が入力偏差を引き起こす可能性があり、したがって、比較ユニット１０２自体の入力偏差によるテスト結果への誤差を排除するために、本実施例において、比較ユニット１０２は、第１入力端子３及び第２入力端子４が互換可能であるように構成されることができる。具体的には、比較ユニット１０２は、以下のように構成される。
積分ユニット１１２の第１入力端子３は、反転識別信号が低レベルのときに第１内部信号ＩＢＯ＋を受信し、反転識別信号が高レベルのときに第２内部信号ＩＢＯ－を受信するように構成され、積分ユニット１１２の第２入力端子４は、反転識別信号が低レベルのときに第２内部信号ＩＢＯ－を受信し、反転識別信号が高レベルのときに第１内部信号ＩＢＯ＋を受信するように構成される。ここで、メモリはモードレジスタを備え、当該反転識別信号は、モードレジスタによって提供されることができ、例えば、ＬＰＤＤＲ４又はＬＰＤＤＲ５又はＬＰＤＤＲ６において、反転識別信号は、ＤＣＭ ＭＲ ＯＰ［１］として定義することができ、ＤＣＭ ＭＲ ＯＰ［１］＝０であることは、反転識別信号が低レベルであることを表し、ＤＣＭ ＭＲ ＯＰ［１］＝１であることは、反転識別信号が高レベルであることを表す。
ロジックユニット１０３は、比較ユニット１０２の検出結果に基づいて差動入力回路１０１を制御し、差動入力回路１０１の回路特性を調整することにより、調整後の差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲内に達するようにする。
具体的には、ロジックユニット１０３は、カウンタ１１３と、第１レジスタグループ１２３と、第２レジスタグループ１３３とを備え、カウンタ１１３は、第１内部信号ＩＢＯ＋及び／又は第２内部信号ＩＢＯ－のデューティサイクルを調節するように構成され、第１レジスタグループ１２３は、反転識別信号が低レベルのとき、コンパレータ１２２の出力に従って、カウンタ１１３の第１値を記憶するように構成され、第２レジスタグループ１３３は、反転識別信号が高レベルのとき、コンパレータ１２２の出力に従って、カウンタ１１３の第２値を記憶するように構成される。
具体的には、カウンタ１１３の作用は、差動入力回路１０１の回路特性を調節し、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルを変更することを含み、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルの変化は、単調変化であり、例えば、１つのカウント周期において、デューティサイクルは、最小から最大に変化するか、最大から最小に変化する。１つのカウント周期において、コンパレータ１２２の出力結果は、唯一の反転点を有し、当該反転点に対応するカウンタ１１３の値は、差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルを第２所定範囲に最も近接させる設定であり、この値をカウンタ１１３の値として第１レジスタグループ１２３又は第２レジスタグループ１３３に記憶する。
より具体的には、反転識別信号が低レベルのとき、コンパレータ１２２の出力に従ってカウンタ１１３の第１値を記憶し、当該第１値を第１レジスタグループ１２３に記憶し、反転識別信号が高レベルのとき、コンパレータ１２２の出力に従ってカウンタ１１３の第２値を記憶し、当該第２値を第２レジスタグループ１３３に記憶する。理解を容易にするために、ロジックユニット１０３の動作原理を以下に詳細に説明する。
反転識別信号が低レベルのとき、積分ユニット１１２の第１入力端子３は第１内部信号ＩＢＯ＋を受信し、第２入力端子４は第２内部信号ＩＢＯ－を受信し、カウンタ１１３はカウントし始め、例えば、カウンタ１１３は、１つのカウント周期内において、０から３１までカウントし、その間、差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルも最小値から最大値に変化するか（例えば４０％から６０％に変化する）又は最大値から最小値に変化する。このように、１つのカウント周期において（例えば、０から３１まで）、コンパレータ１２２は、唯一の反転点を有し、当該反転点に対応するカウンタ１１３の値が第１値であり、当該第１値は、差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋のデューティサイクルを第２所定範囲に最も近接させる設定であり、例えば、デューティサイクルを５０％に最も近接させる設定であり得、当該第１値は、第１レジスタグループ１２３に記憶される。
反転識別信号が高レベルのとき、積分ユニット１１２の第１入力端子３は第２内部信号ＩＢＯ－を受信し、第２入力端子４は第１内部信号ＩＢＯ＋を受信し、即ち、比較ユニット１０２の入力端子が互換され、カウンタ１１３は、新しいカウント周期に入り、例えば、０から３１まで再カウントし、同様に、コンパレータ１２２の出力反転点に対応するカウンタ１１３の第２値は、第２レジスタグループ１３３に記憶される。
前述した、０から３１までのカウント周期は、例示的な説明に過ぎず、本実施例では、カウンタ１１３のカウント方式に対して限定しなく、加算カウンタに加えて、カウンタ１１３はまた、減算カウンタであり得、連続的に増加又は減少するというカウント方式であってもよいし、段階的に増加又は減少するというカウント方式であってもよいことに留意されたい。
比較ユニット１０２の第１入力端子３と第２入力端子４は互換され、２回カウントすることで差動入力回路１０１を制御する方式により、比較ユニット１０２自体の入力偏差による悪影響を排除し、テスト結果の精度を更に向上させることができる。
更に、ロジックユニット１０３は更に、演算コンポーネント１４３と、第３レジスタグループ１５３とを備え、演算コンポーネント１４３は、第１レジスタグループ１２３及び第２レジスタグループ１３３に接続され、第１レジスタグループ１２３及び第２レジスタグループ１３３の出力に対して加減乗除演算を実行するように構成され、第３レジスタグループ１５３は、演算コンポーネント１４３に接続され、演算コンポーネント１４３の出力結果を記憶するように構成される。
具体的には、第１レジスタグループ１２３の出力とは、第１レジスタグループ１２３に記憶された第１値を指し、第２レジスタグループ１３３の出力とは、第２レジスタグループ１３３に記憶された第２値を指す。本実施例では、演算コンポーネント１４３は、第１値と第２値を加算してから２で除算して平均値を求め、当該平均値は、演算コンポーネント１４３の出力結果として使用され、当該平均値は第３レジスタグループ１５３に記憶される。当該平均値は、比較ユニット１０２自体の入力偏差が既に排除されたものであるため、当該平均値は、差動入力回路１０１によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルを第２所定範囲に最も近接させる設定であり、例えば、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルを５０％に最も近接させる設定である。
当該平均値は、第１値と第２値を加算してから２で除算した値の小数点以下を切り上げた整数であってもよいし、第１値と第２値を加算してから２で除算した値の小数点以下を切り捨てた整数であってもよいことを理解されたい。
本実施例では、第１値と第２値を平均することを例として説明したが、他の実施例では、他の演算方式を採用して、第１値及び第２値に対して演算を実行することができることに留意されたい。
第１レジスタグループ１２３、第２レジスタグループ１３３及び第３レジスタグループ１５３はすべて、モードレジスタであり得る。
本実施例では、カウンタ１１３は、１つの計算器クロックによって駆動され、計算器クロックの周波数は、第１内部信号ＩＢＯ＋の周波数及び／又は第２内部信号ＩＢＯ－の周波数より低い。計算器クロックの周波数は調整可能であり、差動入力回路１０１の速度を調整することにより、計算器クロックの周波数を合理的に選択することができる。
更に、サンプリングクロックの周波数は、計算器クロックの周波数と同じであってもよい。分周器は、更に、外部クロック信号を受信し、サンプリングクロック及び計算器クロックを生成するように構成され、同様に、第５レジスタグループは、更に、計算器クロックの周波数を設定するように構成される。
第３レジスタグループ１５３に記憶された値は、差動入力回路１０１の設定に対応し、この場合、差動入力回路１０１のデューティサイクル選択は、カウンタ１１３から第３レジスタグループ１５３に切り替えられ、これにより、差動入力回路が、最適なデューティサイクルの第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を固定的に出力するようにする。差動入力回路１０１が最適なデューティサイクルの第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を固定的に出力している間、比較ユニット１０２は、第１内部信号ＩＢＯ＋のデューティサイクル及び／又は第２内部信号ＩＢＯ－のデューティサイクルを持続的に比較することができ、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルが所定範囲から外れると、この問題を時間内に検出することができることを理解されたい。
更に、本実施例では、セレクタ１１１の制御端子は、較正イネーブル信号ｄｃａを受信し、前記較正イネーブル信号ｄｃａが低レベルのとき、第１外部信号ＰＡＤ＋及び第２外部信号ＰＡＤ－が差動入力回路１０１に入力され、前記較正イネーブル信号ｄｃａが高レベルのとき、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－が差動入力回路１０１に入力される。
較正イネーブル信号ｄｃａが高レベルのとき、較正回路は、デューティサイクル較正状態に入り、それに対応して、デューティサイクル較正又はデューティサイクル調整の実行のために、初期デューティサイクルを有する第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－が差動入力回路１０１に入力され、これにより、ＤＣＡ機能を実現し、較正イネーブル信号ｄｃａが低レベルになると、較正回路は、デューティサイクル較正状態を終了し、デューティサイクル検出又はデューティサイクル監視の実行のために、第１外部信号ＰＡＤ＋及び第２外部信号ＰＡＤ－が差動入力回路１０１に入力され、これにより、ＤＣＭ機能を実現する。
本実施例による較正回路は、差動入力回路１０１、比較ユニット１０２及びロジックユニット１０３により、メモリ内部で安定した第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を生成することができ、当該第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－は、メモリの高周波動作信号の要件を満たすため、メモリをテストするためのテスト入力信号として使用することができ、これにより、メモリは、それ自体に組み込まれた自己テスト機能を実現することができ、追加の試験機を利用してテスト入力信号を提供する必要がなく、その一方で、試験機が高周波のテスト入力信号を提供できないという問題が解决される。
一方、当該較正回路は、差動入力回路１０１を較正することもでき、当該較正回路をメモリに適用する場合、差動入力回路１０１自体によるデューティサイクル偏差を低減することができ、これにより、メモリの読み書き動作性能を向上させることができ、例えば、ノイズ許容値が向上し、信号の完全性が向上する。
更に、本実施例では、比較ユニット１０２は、差動入力回路１０１の出力を検出し、ロジックユニット１０３は、比較ユニット１０２の出力結果に基づいて差動入力回路１０１を制御することにより、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルを第２所定範囲内となるように安定させるのを保証し、それにより、テスト精度へのデューティサイクル偏差の悪影響を回避し、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を利用してメモリをテストするテスト精度を向上させる。例えば、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが５０％であるように正確に制御することができる。
一方、本実施例による較正回路はまた、デューティサイクル監視機能及びデューティサイクル較正機能を有する。
それに対応して、本願実施例は更に、上記の実施例による較正回路を備えるメモリを提供する。具体的には、当該メモリは、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＮＡＮＤ、ＮＯＲなどのメモリであり得る。
上記の分析から分かるように、メモリ内部で、テスト用の高速の第１内部信号及び第２内部信号を生成することができ、第１内部信号及び第２内部信号のデューティサイクルを第２所定範囲内に維持することができ、そのため、追加の試験機を利用してテスト信号を提供する必要がなく、したがって、メモリをテストするテスト精度を向上させるのに役立つ。
それに対応して、本願実施例は、更に、較正方法を提供する。図３は、本願の１つの実施例による較正方法の例示的なフローチャートである。以下では、図面を参照して本願実施例における較正方法を詳細に説明する。当該較正方法は、上記の実施例による較正回路を利用して実行できることに留意されたい。
図２及び図３を参照すると、本実施例では、較正方法は、以下のステップを含み得る。
ステップＳ１において、差動入力回路が、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－を受信し、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、同じ周波数で逆位相であり、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－のデューティサイクルは第１所定範囲内にあり、差動入力回路が、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を出力する。
具体的には、第１発振信号ＯＳＣ＋及び第２発振信号ＯＳＣ－は、安定したデューティサイクルを有する信号であり、例えば、第１発振信号ＯＳＣ＋のデューティサイクル及び第２発振信号ＯＳＣ－のデューティサイクルは両方とも５０％である。
ステップＳ２において、比較ユニットが、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を受信し、第１内部信号ＩＢＯ＋のデューティサイクル又は第２内部信号ＩＢＯ－のデューティサイクルを比較する。
差動入力回路によって出力された第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルは、偏差が生じる可能性があり、例えば、第１内部信号ＩＢＯ＋デューティサイクルが４０％になり、第２内部信号ＩＢＯ－デューティサイクルが６０％になる。
具体的には、反転識別信号が低レベルのとき、比較ユニットは、第１内部信号ＩＢＯ＋のデューティサイクルを比較し、反転識別信号が高レベルのとき、比較ユニットは、第２内部信号ＩＢＯ－のデューティサイクルを比較する。
比較ユニットは、積分ユニットと、コンパレータとを備え、前記積分ユニットは、第１入力端子及び第２入力端子を備え、前記第１入力端子は、第１内部信号ＩＢＯ＋又は第２内部信号ＩＢＯ－のうちの一方を受信するように構成され、第２入力端子は、第２内部信号ＩＢＯ－又は第１内部信号ＩＢＯ＋のうちの他方を受信するように構成され、前記コンパレータは、積分ユニットの出力端子に接続される。
反転識別信号が低レベルのとき、第１入力端子は第１内部信号ＩＢＯ＋を受信し、第２入力端子は第２内部信号ＩＢＯ－を受信し、コンパレータは、第１内部信号ＩＢＯ＋のデューティサイクルを比較し、対応する出力を行い、コンパレータが第１内部信号ＩＢＯ＋のデューティサイクルを比較することは、第１内部信号ＩＢＯ＋のデューティサイクルを第２内部信号ＩＢＯ－のデューティサイクルと比較すること、又は、第１内部信号ＩＢＯ＋のデューティサイクルを所定のデューティサイクルと比較することであり得る。
反転識別信号が高レベルのとき、第１入力端子は第２内部信号ＩＢＯ－を受信し、第２入力端子は第１内部信号ＩＢＯ＋を受信し、コンパレータは、第２内部信号ＩＢＯ－のデューティサイクルを比較し、対応する出力を行い、コンパレータが第２内部信号ＩＢＯ－のデューティサイクルを比較することは、第２内部信号ＩＢＯ－のデューティサイクルを第１内部信号ＩＢＯ＋のデューティサイクルと比較すること、又は、第２内部信号ＩＢＯ－のデューティサイクルを所定のデューティサイクルと比較することであり得る。
比較ユニットの出力結果は、第１内部信号ＩＢＯ＋のデューティサイクルと第２内部信号ＩＢＯ－のデューティサイクルとの間の差値を表す。例えば、比較ユニットの出力結果が高レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより大きいことを示し、比較ユニットの出力結果が低レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより小さいことを示す。
ステップＳ３において、ロジックユニットが、比較ユニットの出力結果に従って差動入力回路を制御することにより、第１内部信号ＩＢＯ＋のデューティサイクル及び／又は第２内部信号ＩＢＯ－のデューティサイクルを第２所定範囲に達させる。
具体的には、ロジックユニットは、カウンタと、第１レジスタグループと、第２レジスタグループとを備える。カウンタにより差動入力回路を制御することにより、第１内部信号ＩＢＯ＋のデューティサイクル及び第２内部信号ＩＢＯ－のデューティサイクルを調整する。
反転識別信号が低レベルのとき、カウンタはＵからＶまでカウントし、カウンタの値がＵである場合、第１内部信号ＩＢＯ＋のデューティサイクルはＸ％であり、カウンタの値がＶである場合、第１内部信号ＩＢＯ＋のデューティサイクルはＹ％であり、比較ユニットの出力結果が低レベルから高レベルに変更されるとき、このときのカウンタに対応するカウンタ値を前記第１レジスタグループに記憶する。例えば、Ｕは０であり得、Ｖは７であり得、Ｘは４０であり得、Ｙは６０であり得る。
反転識別信号が高レベルのとき、カウンタはＵからＶまでカウントし、カウンタの値がＵである場合、第２内部信号ＩＢＯ－のデューティサイクルはＹ％であり、カウンタの値がＶである場合、第２内部信号ＩＢＯ－のデューティサイクルはＸ％であり、比較ユニットの出力結果が高レベルから低レベルに変更されるとき、このときのカウンタに対応するカウンタ値を第２レジスタグループに記憶する。例えば、Ｕは０であり得、Ｖは７であり得、Ｘは４０であり得、Ｙは６０であり得る。
より具体的には、例えば、反転識別信号が低レベルのとき、第１入力端子は第１内部信号ＩＢＯ＋を受信し、第２入力端子は第２内部信号ＩＢＯ－を受信し、カウンタは、１つのカウント周期で０から７までカウントし、比較ユニットの出力結果が低レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより小さいことを示し、比較ユニットの出力結果が高レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより大きいことを示す。したがって、比較ユニットの出力結果が低レベルから高レベルにジャンプするのに対応する１つの反転点があり、例えば、このときのカウンタの値が３である場合、当該反転点に対応するカウンタのカウンタ値３を第１値として第１レジスタグループに記憶する。
例えば、反転識別信号が高レベルのとき、第１入力端子は第２内部信号ＩＢＯ－を受信し、第２入力端子は第１内部信号ＩＢＯ＋を受信し、カウンタは、１つのカウント周期で０から７までカウントし、比較ユニットの出力結果が高レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより小さいことを示し、比較ユニットの出力結果が低レベルのとき、これは、第１内部信号ＩＢＯ＋のデューティサイクルが第２内部信号ＩＢＯ－のデューティサイクルより大きいことを示す。したがって、比較ユニットの出力結果が高レベルから低レベルにジャンプするのに対応する１つの反転点があり、例えば、このときのカウンタの値が４である場合、当該反転点に対応するカウンタのカウンタ値４を第２値として第２レジスタグループに記憶する。
反転識別信号が低レベルのとき、カウンタは０から７までカウントし、第１内部信号ＩＢＯ＋のデューティサイクルは単調変化することに留意されたい。例えば、第１内部信号ＩＢＯ＋のデューティサイクルは所定のステップ幅で増加することができ、例えば、カウンタのカウンタ値が１増加するたびに、第１内部信号ＩＢＯ＋のデューティサイクルは（（６０－４０）／８）％増加する。同様に、反転識別信号が高レベルのとき、カウンタは０から７までカウントし、第２内部信号ＩＢＯ－のデューティサイクルは単調変化し、例えば、第２内部信号ＩＢＯ－のデューティサイクルは所定のステップ幅で増加することができ、例えば、カウンタのカウンタ値が１増加するたびに、第１内部信号ＩＢＯ＋のデューティサイクルは（（６０－４０）／８）％増加する。
ロジックユニットは更に、演算コンポーネントと、第３レジスタグループとを備え、演算コンポーネントは、第１レジスタグループ及び第２レジスタグループの出力に対して加減乗除演算を実行し、得られた数値Ｈを第３レジスタグループに記憶し、ここで、Ｈは正整数であり、ＨはＵ以上でＶ以下である。
本実施例では、数値Ｈは、第１値と第２値を加算してから２で除算したものであり、即ち、数値Ｈは、第１値と第２値の平均であり、当該数値Ｈは、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を第２所定範囲に達させる設定に対応し、例えば、Ｈは（３＋４）／２に等しく、即ち、Ｈは３．５に等しく、Ｈはまた、４に切り上げられるか３に切り捨てられることができる。つまり、数値Ｈに対応する、第１内部信号ＩＢＯ＋のデューティサイクルは、第２所定範囲内にあり、当該第２所定範囲は、４８％～５２％であり得、例えば５０％であり得る。
数値Ｈを取得した後、差動入力回路はカウンタによって制御されなくなり、代わりに、数値Ｈが差動入力回路の設定として使用され、これにより、差動入力回路が所定のデューティサイクルの第１内部信号ＩＢＯ＋を出力するようにし、それに対応して、第２内部信号ＩＢＯ－も、デューティサイクルの要件を満たす信号である。
本実施例による較正方法の技術案は、高速で高品質な第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－を生成でき、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－は、安定したデューティサイクルを有するクロック信号であり、第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－は、メモリの読み書き動作に必要なクロック信号として使用することができる。更に、当該較正方法により、差動入力回路を較正し、デューティサイクルに対する差動入力回路の影響を時間内に検出し、差動入力回路によって出力される第１内部信号ＩＢＯ＋及び第２内部信号ＩＢＯ－のデューティサイクルが第２所定範囲に達することを確保することができる。例えば、図２及び図３を参照すると、本実施例による較正方法により、第１内部信号ＩＢＯ＋のデューティサイクルは４０％から５０％に調節され、第２内部信号ＩＢＯ－のデューティサイクルは６０％から５０％に調節される。このようにして、差動入力回路１０１によるクロックデューティサイクルの偏差を排除することができる。
当業者なら理解できるように、上記の各実施形態は、本願を実現するための特定の実施例であり、実際の応用では、本願の趣旨及び範囲から逸脱することなく、その形式と詳細に種々な変更を加えることができる。当業者は、本願実施例の趣旨及び範囲から逸脱することなく、様々な変形及び修正を行うことができ、したがって、本願の保護範囲は、特許請求の範囲に従うものとする。
本願実施例において、較正回路は、第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力するように構成される差動入力回路であって、前記第１発振信号及び前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号のデューティサイクル及び前記第２発振信号のデューティサイクルは第１所定範囲内にある、差動入力回路と、前記差動入力回路の出力端子に接続され、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを比較するように構成される比較ユニットと、前記比較ユニット及び前記差動入力回路に接続され、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを第２所定範囲に達させるように構成されるロジックユニットと、を備える。このようにして、本願実施例による較正回路は、第１発振信号及び第２発振信号に基づいて差動の内部信号を生成することができるだけでなく、デューティサイクル監視及びデューティサイクル較正の機能を備え、較正回路によって生成された第１内部信号及び第２内部信号のデューティサイクルが第２所定範囲内に安定化されるのを確保することができ、それに対応して、当該第１内部信号及び第２内部信号を採用してメモリをテストするとき、入力信号のデューティサイクル偏差によるテスト偏差の問題を回避するに役立ち、メモリをテストするテスト精度を向上させる同時に、メモリにデューティサイクル監視及びデューティサイクル較正の機能を実現させることもできる。

Claims (19)

  1. 較正回路であって、
    第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力するように構成される差動入力回路であって、前記第１発振信号と前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号のデューティサイクル及び前記第２発振信号のデューティサイクルは第１所定範囲内にある、差動入力回路と、
    前記差動入力回路の出力端子に接続され、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを比較するように構成される、比較ユニットと、
    前記比較ユニット及び前記差動入力回路に接続され、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを第２所定範囲に達させるように構成される、ロジックユニットと、を備える、前記較正回路。
  2. 前記比較ユニットは、
    第１入力端子及び第２入力端子を備える積分ユニットであって、前記第１入力端子は、前記第１内部信号又は前記第２内部信号のうちの一方を受信するように構成され、前記第２入力端子は、前記第２内部信号又は前記第１内部信号のうちの他方を受信するように構成される、積分ユニットと、
    前記積分ユニットの出力端子に接続されるコンパレータと、を備える、
    請求項１に記載の較正回路。
  3. 前記積分ユニットの第１入力端子は、反転識別信号が低レベルのときに前記第１内部信号を受信し、前記反転識別信号が高レベルのときに前記第２内部信号を受信するように構成され、
    前記積分ユニットの第２入力端子は、前記反転識別信号が低レベルのときに前記第２内部信号を受信し、前記反転識別信号が高レベルのときに前記第１内部信号を受信するように構成される、
    請求項２に記載の較正回路。
  4. 前記ロジックユニットは、
    前記第１内部信号のデューティサイクル及び／又は第２内部信号のデューティサイクルを調整するように構成されるカウンタと、
    前記反転識別信号が低レベルのとき、前記コンパレータの出力に従って前記カウンタの第１値を記憶するように構成される第１レジスタグループと、
    前記反転識別信号が高レベルのとき、前記コンパレータの出力に従って前記カウンタの第２値を記憶するように構成される第２レジスタグループと、を備える、
    請求項３に記載の較正回路。
  5. 前記ロジックユニットは、更に、
    前記第１レジスタグループ及び前記第２レジスタグループに接続され、前記第１レジスタグループ及び前記第２レジスタグループの出力に対して加減乗除演算を実行するように構成される演算コンポーネントと、
    前記演算コンポーネントに接続され、前記演算コンポーネントの出力結果を記憶するように構成される第３レジスタグループと、を備える、
    請求項４に記載の較正回路。
  6. 前記比較ユニットは、サンプリングクロックによって駆動され、前記サンプリングクロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数より低い、
    請求項５に記載の較正回路。
  7. 前記カウンタは計算器クロックによって駆動され、前記計算器クロックの周波数は、前記第１内部信号の周波数及び／又は第２内部信号の周波数より低い、
    請求項６に記載の較正回路。
  8. 前記サンプリングクロックの周波数は、前記計算器クロックの周波数と同じである、
    請求項７に記載の較正回路。
  9. 前記較正回路は、更に、
    外部クロック信号を受信して、前記サンプリングクロック及び前記計算器クロックを生成するように構成される分周器を備える、
    請求項８に記載の較正回路。
  10. 前記較正回路は、更に、
    前記分周器に接続され、前記サンプリングクロックの周波数及び前記計算器クロックの周波数を設定するように構成される第５レジスタグループを備える、
    請求項９に記載の較正回路。
  11. 前記差動入力回路は、更に、第１外部信号及び第２外部信号を受信するように構成され、前記第１外部信号と前記第２外部信号は、同じ周波数で逆位相である、
    請求項１に記載の較正回路。
  12. 前記較正回路は、更に、セレクタを備え、
    前記第１発振信号、前記第２発振信号、前記第１外部信号、及び前記第２外部信号はすべて前記セレクタを介して前記差動入力回路に接続され、前記第１発振信号と前記第２発振信号を第１差動対信号とし、前記第１外部信号と前記第２外部信号を第２差動対信号とし、前記セレクタは、前記第１差動対信号及び前記第２差動対信号のうちの１つを選択して前記差動入力回路に入力するように構成される、
    請求項１１に記載の較正回路。
  13. 前記セレクタの制御端子は、較正イネーブル信号を受信し、前記較正イネーブル信号が低レベルのとき、前記第１外部信号及び第２外部信号を前記差動入力回路に入力し、前記較正イネーブル信号が高レベルのとき、前記第１発振信号及び第２発振信号を前記差動入力回路に入力するように構成される、
    請求項１２に記載の較正回路。
  14. 請求項１ないし１３のいずれか一項に記載の較正回路を備える、メモリ。
  15. 較正方法であって、
    差動入力回路が、第１発振信号及び第２発振信号を受信し、第１内部信号及び第２内部信号を出力することであって、前記第１発振信号と前記第２発振信号は、同じ周波数で逆位相であり、前記第１発振信号及び前記第２発振信号のデューティサイクルは第１所定範囲内にある、ことと、
    比較ユニットが、前記第１内部信号及び前記第２内部信号を受信し、前記第１内部信号のデューティサイクル又は前記第２内部信号のデューティサイクルを比較することと、
    ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することにより、前記第１内部信号のデューティサイクル及び／又は前記第２内部信号のデューティサイクルを第２所定範囲に達させることと、を含む、前記較正方法。
  16. 前記比較ユニットが、前記第１内部信号及び第２内部信号を受信することは、
    入力された反転識別信号が低レベルのとき、前記比較ユニットは第１内部信号のデューティサイクルを比較することと、
    入力された反転識別信号が高レベルのとき、前記比較ユニットは第２内部信号のデューティサイクルを比較することと、を含む、
    請求項１５に記載の較正方法。
  17. 前記ロジックユニットが、カウンタと、第１レジスタグループと、第２レジスタグループとを備え、前記ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することは、
    反転識別信号が低レベルのとき、前記カウンタはＵからＶまでカウントし、カウンタの値がＵである場合、前記第１内部信号のデューティサイクルはＸ％であり、カウンタの値がＶである場合、前記第１内部信号のデューティサイクルはＹ％であり、前記比較ユニットの出力結果が低レベルから高レベルに変更されるとき、このときの前記カウンタに対応するカウンタ値を前記第１レジスタグループに記憶することと、
    前記反転識別信号が高レベルのとき、カウンタはＵからＶまでカウントし、カウンタの値がＵである場合、前記第２内部信号のデューティサイクルはＹ％であり、カウンタの値がＶである場合、前記第２発振信号のデューティサイクルはＸ％であり、前記比較ユニットの出力結果が高レベルから低レベルに変更されるとき、このときの前記カウンタに対応するカウンタ値を前記第２レジスタグループに記憶することと、を含み、
    前記Ｕ及び前記Ｖは両方とも整数であり、前記Ｕは前記Ｖより小さく、前記Ｘ及び前記Ｙは両方とも正整数であり、前記Ｘは５０より小さく、前記Ｙは５０より大きい、
    請求項１６に記載の較正方法。
  18. 前記ロジックユニットは更に、演算コンポーネントと、第３レジスタグループとを備え、前記ロジックユニットが、前記比較ユニットの出力結果に従って前記差動入力回路を制御することは、
    前記演算コンポーネントが、前記第１レジスタグループ及び前記第２レジスタグループの出力に対して加減乗除演算を実行し、得られた数値Ｈを前記第３レジスタグループに記憶することを更に含み、
    前記Ｈは整数であり、前記Ｈは前記Ｕ以上で前記Ｖ以下である、
    請求項１７に記載の較正方法。
  19. 前記Ｈに対応する前記第１内部信号のデューティサイクルは、前記第２所定範囲内にある、
    請求項１８に記載の較正方法。
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