JP2001136157A - クロック識別再生回路及びクロック識別再生方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力データ信号が入力されてから短時間で同
期が確立でき、ジッタを持った入力データ信号に対応し
て、適切なクロック識別再生を行うクロック識別再生回
路及びクロック識別再生方法を提供する。 【解決手段】 本発明によるクロック識別再生回路は、
第１の信号を標本化し、１と０の２値に量子化して生成
したサンプルデータを出力するサンプル回路と、前記サ
ンプルデータのデータ値が２値間を遷移する位置がエッ
ジ位置であると認知し、エッジ位置を離散データの形式
で検出する検出回路と、前記エッジ位置に応じて、位相
が互いに異なるｎ個（ｎは３以上の自然数）のクロック
信号から一を選択し、選択された選択クロック信号を出
力する選択回路とを具備する。本発明によるクロック識
別再生回路は、更に過去の前記エッジ位置を記憶する記
憶回路を具備する。前記エッジ位置は前記記憶回路に記
憶された過去のエッジ位置を参照しながら決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックデータ識
別回路に関し、特に、入力データに対して高速にデータ
の識別再生を行うクロックデータ識別回路に関する。

【０００２】

【従来の技術】データ通信には、クロック識別再生回路
が必要である。クロック識別再生回路は、受信した受信
データに対して同期したクロック信号を発生し、そのク
ロック信号を用いてデータを識別再生する。

【０００３】そのようなクロック識別再生回路が、公開
特許公報の特開平９−１４９０１８に知られている。公
知のそのクロック識別再生回路は、図９に示されるよう
に、タイミング判定回路１０１と、セレクタ制御回路１
０２と、セレクタ１０３と、リセット電圧制御発振回路
（以下、「リセットＶＣＯ回路」という。）１０４と、
電圧制御発振回路を用いた逓倍ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋ Ｌｏｏｐ：ＰＬＬ）回路１０５とからなる。

【０００４】タイミング判定回路１０１は、出力するク
ロック信号と入力信号との間で位相が進んでいるか遅れ
ているかを判断し、セレクタ制御回路１０２に判断結果
を出力する。セレクタ制御回路１０２は、セレクタ１０
３を通じて位相制御信号をリセットＶＣＯ回路１０４に
フィードバックしてリセットＶＣＯ回路１０４の位相を
制御する。

【０００５】リセットＶＣＯ回路１０４は、逓倍ＰＬＬ
回路１０５からの周波数制御信号に対応した周波数と、
セレクタ１０３の位相制御信号とに対応した位相を有す
るクロック信号を発生する。リセットＶＣＯ回路１０４
が発生したクロック信号がデータ通信などにおいて利用
される。

【０００６】このようなクロック識別再生回路は、位相
が進んでいるか遅れているかを検知してフィードバック
制御をかける。このような制御によれば、リセットＶＣ
Ｏ回路１０４が応答するのには、一定の時間を要する。
従って、入力データが入力されてからの同期確立に時間
がかかり、また、確実に何ビット目で同期が確立される
という予測が困難である。

【０００７】入力データ信号が入力されてから短時間で
同期が確立でき、加えて一定のビット数以内で確実に同
期が確立できるクロック識別再生回路の実現が望まれ
る。

【０００８】

【発明が解決しようとする課題】本発明の目的は、入力
データ信号が入力されてからより短い時間で同期が確立
できるクロック識別再生回路及びクロック識別再生方法
を提供することにある。本発明の他の目的は、入力デー
タ信号が入力されてから、一定のビット数以内で確実に
同期が確立できるクロック識別再生回路及びクロック識
別再生方法を提供することにある。本発明の更に他の目
的は、ジッタやノイズを持った入力データ信号に対応し
て、適切なクロック識別再生を行うクロック識別再生回
路及びクロック識別再生方法を提供することにある。本
発明の更に他の目的は、入力データ信号のパルスのデュ
ーティー比に対応して、適切なクロック識別再生を行う
クロック識別再生回路及びクロック識別再生方法を提供
することにある。本発明の更に他の目的は、高速クロッ
クを用いずにクロック識別再生を行うクロック識別再生
回路及びクロック識別再生方法を提供することにある。

【０００９】

【課題を解決するための手段】その課題を解決するため
の手段は、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の複数の実
施の形態のうちの、少なくとも１つの実施の形態を構成
する技術的事項、特に、その実施の形態に対応する図面
に表現されている技術的事項に付せられている参照番
号、参照記号等に一致している。このような参照番号、
参照記号は、請求項記載の技術的事項と実施の形態の技
術的事項との対応・橋渡しを明確にしている。このよう
な対応・橋渡しは、請求項記載の技術的事項が実施の形
態の技術的事項に限定されて解釈されることを意味しな
い。

【００１０】本発明によるクロック識別再生回路は、第
１の信号（ａ）を標本化し、１と０の２値に量子化して
生成したサンプルデータ（ｂ）を出力するサンプル回路
（１）と、サンプルデータ（ｂ）のデータ値が２値間を
遷移する位置がエッジ位置であると認知し、エッジ位置
（ｃ−１、ｃ−２、ｆ−１、ｆ−２）を離散データの形
式で検出する検出回路（２、３、４）と、エッジ位置
（ｃ−１、ｃ−２、ｆ−１、ｆ−２）に応じて、位相が
互いに異なるｎ個（ｎは３以上の自然数）のクロック信
号（ＣＬＫ_ｉ）から一を選択し、選択された選択クロッ
ク信号（ｋ）を出力する選択回路（５）とを具備する。
本発明によるクロック識別再生回路は、第１の信号の一
周期のような短時間で第１の信号との同期を実現する。

【００１１】また、過去の前記エッジ位置を記憶する記
憶回路を更に具備し、エッジ位置（ｆ−１、ｆ−２）
は、記憶回路（３，４）に記憶された過去のエッジ位置
（ｃ−１、ｃ−２、ｆ−１、ｆ−２）を参照しながら決
定されることが望ましい。過去の一定時間のエッジ位置
を参照しながら選択クロック信号（ｇ）を出力すること
が可能になり、ジッタやノイズの影響を受けにくい。

【００１２】また、検出回路（２）は、サンプルデータ
（ｂ）のデータ値が１から０へ遷移する立ち下がりエッ
ジ位置（ｃ−１）を検出する立ち下がりエッジ検出回路
（３−１）と、サンプルデータ（ｂ）のデータ値が０か
ら１へ遷移する立ち上がりエッジ位置を検出する立ち上
がりエッジ検出回路（３−２）とを含むことが望まし
い。更に、エッジ位置（ｃ−１、ｃ−２、ｆ−１、ｆ−
２）は、立ち下がりエッジ位置（ｃ−１）と、立ち上が
りエッジ位置（ｃ−２）とを含むことが望ましい。立ち
下がりエッジ位置（ｃ−１）と立ち上がりエッジ位置
（ｃ−２）の両者を検出する事により適切に選択クロッ
ク信号（ｋ）を選択する。

【００１３】エッジ位置（ｃ−１、ｃ−２、ｆ−１、ｆ
−２）は、過去の立ち下がりエッジ位置（ｃ−１）を参
照して決められた調整立ち下がりエッジ位置（ｆ−１）
と、過去の立ち上がりエッジ位置（ｃ−２）を参照して
決められた調整立ち上がりエッジ位置（ｆ−２）とを含
むことがある。この時、調整立ち下がりエッジ位置（ｆ
−１）を記憶する立ち下がりエッジ位置記憶回路（４−
１）と、調整立ち上がりエッジ位置（ｆ−２）を記憶す
る立ち上がりエッジ位置記憶回路（４−２）とを更に具
備することが望ましい。更に、立ち下がりエッジ位置
（ｃ−１）と、調整立ち下がりエッジ位置（ｆ−１）と
を比較し、比較の結果から立ち下がりエッジ位置記憶回
路（４−１）に記憶された調整立ち下がりエッジ位置
（ｆ−１）を調整する立ち下がりエッジ比較回路（３−
１）を具備する事が望ましい。また、立ち上がりエッジ
位置（ｃ−２）と、調整立ち上がりエッジ位置（ｆ−
２）とを比較し、比較の結果から立ち上がりエッジ位置
記憶回路（４−２）に記憶された調整立ち上がりエッジ
位置（ｆ−２）を調整する立ち上がりエッジ比較回路
（４−２）とを更に具備することが望ましい。立ち下が
りエッジ位置（ｃ−１）と立ち上がりエッジ位置（ｃ−
２）の両者を検出する事により、適切に選択クロック信
号（ｋ）を選択できる。加えて、過去の一定時間のエッ
ジ位置を参照しながら選択クロック信号（ｋ）を出力す
ることが可能になり、ジッタやノイズの影響を受けにく
い

【００１４】更に、立ち下がりエッジ位置記憶回路（４
−１）は、立ち下がりエッジ位置（ｃ−１）を調整立ち
下がりエッジ位置（ｆ−１）の初期値として設定し、立
ち上がりエッジ位置記憶回路（４−２）は、立ち上がり
エッジ位置（ｃ−２）を調整立ち上がりエッジ位置（ｆ
−２）の初期値として設定することもある。この構成で
は、調整立ち下がりエッジ位置（ｆ−１）及び調整立ち
上がりエッジ位置（ｆ−２）の初期値が、入力データ信
号（ａ）の立ち下がりエッジ位置（ｃ−１）及び立ち上
がりエッジ位置（ｃ−２）の近辺に設定されるので、ジ
ッタやノイズの影響が減少される上に、早期にクロック
の同期が確立される。

【００１５】また、エッジ位置（ｃ−１、ｃ−２、ｆ−
１、ｆ−２）は、所定の期間中は、立ち下がりエッジ位
置（ｃ−１）と立ち上がりエッジ位置（ｃ−２）からな
り、他の期間中は、調整立ち下がりエッジ位置（ｆ−
１）と調整立ち上がりエッジ位置（ｆ−２）からなる場
合もある。第１の信号（ａ）の入力の開始直後は、立ち
下がりエッジ位置（ｃ−１）と立ち上がりエッジ位置
（ｃ−２）に応じて、選択クロック信号（ｋ）を選択す
る。調整立ち下がりエッジ位置（ｆ−１）と、調整立ち
上がりエッジ位置（ｆ−２）との値が確定した後は、調
整立ち下がりエッジ位置（ｆ−１）と、調整立ち上がり
エッジ位置（ｆ−２）に応じて選択クロック信号（ｋ）
を選択する。この構成により、第１の信号の一周期のよ
うな短時間で第１の信号との同期を実現し、更に、ジッ
タやノイズの影響が減少される。

【００１６】また、サンプルデータ（ｂ）のデータ値が
１である期間と、０である期間のいずれが長いかを示す
デューティー比を算出するデューティー比検出回路
（６）を更に具備することもある。この時、選択回路
（５）は、デューティー比を基にして複数のクロック信
号（ＣＬＫ_ｉ）の中から選択クロック信号（ｋ）を選択
する。この構成では、デューティー比に応じて最適な選
択クロック信号が選択される。

【００１７】また、サンプル回路（１）は、ｎ個のフリ
ップフロップ（Ｆ／Ｆ_ｉ）を有しているのが望ましい。
この時、ｎ個のフリップフロップ（Ｆ／Ｆ_ｉ）のそれぞ
れには、ｎ個のクロック信号（ＣＬＫ_ｉ）のうちの一の
クロック信号が、それぞれ位相が異なるように入力され
ている。ｎ個のフリップフロップ（Ｆ／Ｆ_ｉ）のそれぞ
れは、前記一のクロック信号のパルスが立ち上がる時
に、前記第１の信号（ａ）を標本化する。サンプル回路
（１）は、フリップフロップ（Ｆ／Ｆ_ｉ）の保持するデ
ータをサンプルデータ（ｂ）として出力する。この構成
では、高い周波数のクロック信号を用いることなく、標
本化を行うことができる。

【００１８】また、選択回路（５）は、第１の信号
（ａ）を選択クロック信号（ｅ）により標本化した信号
を出力することが望ましい。

【００１９】

【発明の実施の形態】図面に一致対応して、本発明によ
る第１の実施の形態のクロック識別再生回路は、サンプ
ル回路を備えている。サンプル回路１には、図１に示さ
れているように、入力データ信号ａと、ｎ個のクロック
信号ＣＬＫ_ｉ（ｉは０からｎ−１の整数）が入力され
る。

【００２０】入力データ信号ａは、図２に示されている
ように、プリアンブル部１１とデータ部１２とを有す
る。入力データ信号ａの入力の際には、まず、プリアン
ブル部１１が入力される。続いて、データ部１２が入力
される。

【００２１】プリアンブル部１１は、時間Ｔ毎に１と０
とを繰り返して構成されている。プリアンブル部１１
は、クロック識別再生回路のクロックを同期させるため
に使用される。プリアンブル部１１の位相を検出するこ
とにより、入力データ信号ａのサンプリングを行うのに
最も適切なクロック信号が決定される。データ部１２は
一般的な情報を含むデータを保持する。

【００２２】ｎ個のクロック信号ＣＬＫ_０、ＣＬＫ_１、
…、ＣＬＫ_ｎ−１は、図３に示されているように、Ｔを
同一の周期としているが、位相は互いに異なる。具体的
には、クロック信号ＣＬＫ_ｉ（ｉは０からｎ−１までの
整数）は、クロック信号ＣＬＫ_０を基準として２πｉ／
ｎだけずれた位相を有する信号である。サンプル回路１
は、ｎ個のクロック信号ＣＬＫ_０、ＣＬＫ_１、…、ＣＬ
Ｋ_ｎ−１が立ち上がる毎に入力データ信号ａを標本化
し、１と０の２値に量子化する。クロック信号ＣＬ
Ｋ_０、ＣＬＫ_１、…、ＣＬＫ_ｎ−１により標本化された
データ値はそれぞれＱ _０、Ｑ_１、…、Ｑ_ｎ−１と表現さ
れる。サンプルデータｂは、データ値Ｑ_０、Ｑ _１、…、
Ｑ_ｎ−１により構成される。サンプル回路１は、サンプ
ルデータｂを検出回路２に出力する。加えて、サンプル
データｂを選択回路５に出力する。

【００２３】サンプル回路１の構成が、図４に示されて
いる。サンプル回路１はクロックの数と同数のｎ個のＤ
フリップフロップＦ／Ｆ_０、Ｆ／Ｆ_１、…、Ｆ／Ｆ
_ｎ−１を有する。それぞれのＤフリップフロップＦ／Ｆ
_０、Ｆ／Ｆ_１、…、Ｆ／Ｆ_ｎ−１には、クロック信号Ｃ
ＬＫ_０、ＣＬＫ_１、…、ＣＬＫ_ｎ−１がそれぞれ入力さ
れている。

【００２４】ＤフリップフロップＦ／Ｆ_ｉは、それぞれ
クロック信号ＣＬＫ_ｉのパルスが立ち上がる時刻、すな
わち、クロック信号ＣＬＫ_０が立ち上がる時刻からｉ×
Ｔ／ｎだけ遅れた時刻に入力データ信号ａを標本化し、
１もしくは０の２値のいずれかに量子化した形で保持す
る。

【００２５】ＤフリップフロップＦ／Ｆ_０、Ｆ／Ｆ_１、
…、Ｆ／Ｆ_ｎ−１のそれぞれが保持するデータがデータ
値Ｑ_０、Ｑ_１、…、Ｑ_ｎ−１である。Ｄフリップフロッ
プＦ／Ｆ_ｉに保持されるデータ値Ｑ_０、Ｑ_１、…、Ｑ
_ｎ−１は、サンプルデータｂとして検出回路２に出力さ
れる。

【００２６】検出回路２は、立ち下がりエッジ検出回路
２−１と、立ち上がりエッジ検出回路２−２とを有す
る。立ち下がりエッジ検出回路２−１は、サンプルデー
タｂのデータ値が１から０に遷移する時刻を立ち下がり
エッジ位置であるとして、離散データの形式で検出す
る。立ち上がりエッジ検出回路２−２は、サンプルデー
タｂのデータ値が０から１に遷移する時刻を立ち上がり
エッジ位置であるとして、離散データの形式で検出す
る。

【００２７】離散データの形式とは、０からｎ−１まで
の番号である。クロック信号ＣＬＫ _０が立ち上がる時刻
から（ｉ―１）×Ｔ／ｎ後のサンプルデータｂのデータ
値が１であり、ｉ×Ｔ／ｎ後は０に遷移する場合、ｉを
立ち下がりエッジ位置と表す。また、クロック信号ＣＬ
Ｋ_０が立ち上がる時刻から（ｉ―１）×Ｔ／ｎ後のサン
プルデータｂのデータ値が０であり、ｉ×Ｔ／ｎ後は１
に遷移する場合、ｉを立ち下がりエッジ位置と表す。

【００２８】立ち下がりエッジ検出回路２−１は、図５
に示されている回路構成を有する。立ち下がりエッジ検
出回路２−１は、ｎ個のＡＮＤゲート２１−ｉ（ｉは０
からｎ−１の整数）、ＡＮＤゲート２１−０には、Ｑ
_ｎ−１と、Ｑ_０の負論理と、ＣＬＫ_０の負論理とが入力
されている。以下、ＡＮＤゲート２１−ｉには、Ｑ_ｉ−
１と、Ｑ_ｉの負論理と、ＣＬＫ_ｉの負論理が入力されて
いる。ＡＮＤゲート２１−０、２１−１、…、２１−
（ｎ−１）の出力は、それぞれＳＲフリップフロップ２
２−０、２２−１、…、２２−（ｎ−１）のセット端子
に入力される。

【００２９】ＳＲフリップフロップ２２−ｉの出力は、
それぞれ、Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）２３−ｉ
に入力される。また、ＳＲフリップフロップ２２−ｉの
全ての出力は、ＯＲゲート２４に入力される。ＯＲゲー
ト２４の出力は、全てのＳＲフリップフロップ２２−ｉ
のリセット端子及び全てのＤフリップフロップ２３−ｉ
のクロック端子に入力される。Ｄフリップフロップ２３
−ｉの出力が検出した立ち下がりエッジ位置ｃ−１にな
る。また、ＯＲゲート２４の出力は、立ち下がりエッジ
位置ｃ−１を検出したことを示す立ち下がりエッジ検出
パルスｄ−１になる。

【００３０】立ち上がりエッジ位置検出回路２−２は、
立ち下がりエッジ位置検出回路２−１と同じ回路構成を
有する。ただし、入力される信号と、出力される信号と
が異なる。ＡＮＤゲート２１−０には、Ｑ_ｎ−１の負論
理と、Ｑ_０と、ＣＬＫ_０の負論理とが入力される。同様
に、ＡＮＤゲート２１−ｉには、Ｑ_ｉ−１の負論理と、
Ｑ_ｉと、ＣＬＫ_ｉの負論理が入力されている。立ち上が
りエッジ位置検出回路２−２は、立ち上がりエッジ位置
ｃ−２と、立ち上がりエッジ位置ｃ−２を検出したこと
を示す立ち上がりエッジ検出パルスｄ−２を生成する。

【００３１】立ち下がりエッジ検出回路２−１と、立ち
上がりエッジ検出回路２−２とは、それぞれ検出した立
ち下がりエッジ位置ｃ−１と立ち上がりエッジ位置ｃ−
２とを比較回路３、記憶回路４、選択回路５に出力す
る。更に立ち下がりエッジ検出パルスｄ−１と、立ち上
がりエッジ検出パルスｄ−２とを比較回路３に出力す
る。

【００３２】検出された立ち下がりエッジ位置ｃ−１
と、立ち上がりエッジ位置ｃ−２とは、ジッタやノイズ
などの影響を受けており、バラツキを含むことがある。
そこで、比較回路３と、記憶回路４とは、検出された立
ち下がりエッジ位置ｃ−１と、立ち上がりエッジ位置ｃ
−２とを過去にさかのぼって参照し、入力データ信号ａ
をより反映する調整立ち下がりエッジ位置ｆ−１と、調
整立ち上がりエッジ位置ｆ−２とを生成する。調整立ち
下がりエッジ位置ｆ−１と調整立ち上がりエッジ位置ｆ
−２とは、前述の離散データの形式を有する。調整立ち
下がりエッジ位置ｆ−１と、調整立ち上がりエッジ位置
ｆ−２とは、記憶回路４に記憶されている。その役割は
後述される。

【００３３】比較回路３は、立ち下がりエッジ比較回路
３−１と、立ち上がりエッジ比較回路３−２とを有す
る。立ち下がりエッジ比較回路３−１は、検出回路２か
ら立ち下がりエッジ位置ｃ−１を読み込み、記憶回路４
から調整立ち下がりエッジ位置ｆ−１とを読み込む。立
ち上がりエッジ比較回路３−２は、検出回路２から立ち
上がりエッジ位置ｃ−２を読み込み、記憶回路４から調
整立ち下がりエッジ位置ｆ−２を読み込む。

【００３４】立ち下がりエッジ比較回路３−１は、立ち
下がりエッジ位置ｃ−１と調整立ち下がりエッジ位置ｆ
−１とを比較する。立ち下がりエッジ比較回路３−１
は、比較した結果に基いて、調整立ち下がりエッジ位置
ｆ−１を立ち下がりエッジ位置ｃ−１に近づけるように
調整する立ち下がりエッジ調整パルスｅ−１を記憶回路
４に出力する。

【００３５】立ち上がりエッジ比較回路３−２は、立ち
上がりエッジ位置ｃ−２と調整立ち上がりエッジ位置ｆ
−２とを比較する。立ち上がりエッジ比較回路３−２
は、比較した結果に基いて、調整立ち上がりエッジ位置
ｆ−２を立ち上がりエッジ位置ｃ−２に近づけるように
調整する立ち上がりエッジ調整パルスｅ−２を記憶回路
４に出力する。

【００３６】立ち下がりエッジ比較回路３−１の回路構
成が図６に示されている。立ち下がりエッジ比較回路３
−１は、比較器３１、加算器３２、レジスタ３３、レジ
スタ値比較器３４とを有する。レジスタ３３はカウント
値Ｃを保持する。カウント値Ｃは、過去に検出された立
ち下がりエッジ位置ｃ−１と調整立ち下がりエッジ位置
ｆ−１との比較結果の情報を保持している。

【００３７】比較器３１には、立ち下がりエッジ位置ｃ
−１と調整立ち下がりエッジ位置ｆ−１とが入力され
る。比較器３１は、立ち下がりエッジ位置ｃ−１と調整
立ち下がりエッジ位置ｆ−１とを比較する。

【００３８】比較器３１は比較の結果に応じて比較出力
値Ａを出力する。具体的には、調整立ち下がりエッジ位
置ｆ−１の番号が立ち下がりエッジ位置ｃ−１の番号よ
り小さい場合には、比較器３１は、比較出力値Ａとして
＋１を出力する。調整立ち下がりエッジ位置ｆ−１の番
号と立ち下がりエッジ位置ｃ−１の番号が同じ場合に
は、比較器３１は比較出力値Ａとして０を出力する。調
整立ち下がりエッジ位置ｆ−１の番号が、立ち下がりエ
ッジ位置ｃ−１の番号より大きい場合には、比較器３１
は比較出力値Ａとして−１を出力する。

【００３９】加算器３２は、比較出力値Ａと、レジスタ
３３の保持するカウント値Ｃとを加算し、レジスタ３３
に加算値Ｂを出力する。レジスタ３３は、立ち下がりエ
ッジ位置検出回路３−１からのパルス検出パルスｄ−１
に同期して加算器３２からの加算値Ｂを取り込み、カウ
ント値Ｃとする。レジスタ３３は、保持する値を加算器
３２及びレジスタ値比較器３４に出力する。

【００４０】レジスタ値比較器３４は、レジスタ３３の
出力するカウント値Ｃが、設定された上限値に到達した
場合には、記憶回路４に調整立ち下がりエッジ位置ｆ−
１を増加することを指示する信号を立ち下がりエッジ調
整パルスｅ−１として出力する。また、カウント値Ｃ
が、設定された下限値に到達した場合には、記憶回路４
に調整立ち下がりエッジ位置ｆ−１を減少することを指
示する信号を立ち下がりエッジ調整パルスｅ−１として
出力する。レジスタ値比較器３４は、カウント値Ｃが設
定された上限値又は下限値に到達して調整立ち下がりエ
ッジ位置ｆ−１を増加又は減少させた後、リセット信号
Ｄによりレジスタ３３をリセットする。

【００４１】立ち上がりエッジ比較回路３−２は、立ち
下がりエッジ比較回路３−１と同じ回路構成を有する。
ただし、入力される信号と、出力される信号が異なる。
立ち下がりエッジ位置ｃ−１と、調整立ち下がりエッジ
位置ｆ−１とが入力される代わりに、立ち上がりエッジ
位置ｃ−２と、調整立ち上がりエッジ位置ｆ−２とが入
力される。出力として立ち下がりエッジ調整パルスｅ−
１の代わりに立ち上がり調整パルスｅ−２が出力され
る。立ち上がりエッジ比較回路３−２は、過去に検出さ
れた立ち上がりエッジ位置ｃ−２と調整立ち上がりエッ
ジ位置ｆ−２との比較結果の情報をカウント値Ｃとして
保持する。カウント値Ｃを参照しながら、調整立ち上が
りエッジ位置ｆ−１を調整する指示を出す立ち上がり調
整パルスｅ−２を出力する。

【００４２】カウント値Ｃが一定の値に到達して初めて
調整立ち下がりエッジ位置ｆ−１と、調整立ち上がりエ
ッジ位置ｆ−２とを調整することにより、立ち下がりエ
ッジ位置ｃ−１又は立ち上がりエッジ位置ｃ−２に含ま
れるジッタやノイズによる影響を除去する。立ち下がり
エッジ調整パルスｅ−１と、立ち上がりエッジ調整パル
スｅ−２とは、記憶回路４に出力される。

【００４３】記憶回路４は、立ち下がりエッジ位置記憶
回路４−１と、立ち上がりエッジ位置記憶回路４−２と
を有する。立ち下がりエッジ位置記憶回路４−１と、立
ち上がりエッジ位置記憶回路４−２とは、０からｎ−１
の値を保持するリングカウンタである。

【００４４】立ち下がりエッジ位置記憶回路４−１は、
調整立ち下がりエッジ位置ｆ−１を記憶する。また、入
力データ信号ａの入力が開始された直後に立ち下がりエ
ッジ検出回路２−１から立ち下がりエッジ位置ｃ−１を
読み込み、調整立ち下がりエッジ位置ｆ−１の初期値と
する。立ち下がりエッジ位置記憶回路４−１は、立ち下
がりエッジ調整パルスｅ−１に応じ、調整立ち下がりエ
ッジ位置ｆ−１を、入力データ信号ａを最も適切に反映
した値に設定する。

【００４５】立ち上がりエッジ位置記憶回路４−２は、
調整立ち上がりエッジ位置ｆ−２を記憶する。また、入
力データ信号ａの入力が開始された直後に立ち上がりエ
ッジ検出回路２−２から立ち上がりエッジ位置ｃ−２を
読み込み、調整立ち上がりエッジ位置ｆ−２の初期値と
する。立ち上がりエッジ位置記憶回路４−２は、立ち上
がりエッジ調整パルスｅ−２に応じ、調整立ち上がりエ
ッジ位置ｆ−２を、入力データ信号ａを最も適切に反映
した値に設定する。立ち下がりエッジ位置記憶回路４−
１及び立ち上がりエッジ位置記憶回路４−２は、それぞ
れ調整立ち下がりエッジ位置ｆ−１と調整立ち上がりエ
ッジ位置ｆ−２を選択回路５に伝達する。

【００４６】選択回路５はクロック決定回路５−１と、
初期クロック決定回路５−２と、セレクタ５−３と、選
択出力回路５−４を有している。クロック決定回路５−
１は、調整立ち下がりエッジ位置ｆ−１と、調整立ち上
がりエッジ位置ｆ−２とに基づき、それぞれ位相が異な
るｎ個のクロック信号ＣＬＫ_ｉから識別誤りが小さい位
置にあるクロック信号を選択する。選択したクロック信
号の番号を第１選択番号ｇ−１としてセレクタ５−３に
出力する。

【００４７】初期クロック決定回路５−２は、立ち上が
りエッジ位置ｃ−１と立ち下がりエッジ位置ｃ−２とに
基づき、ｎ個のクロック信号ＣＬＫ_ｉから識別誤りが小
さい位置にあるクロック信号を選択する。選択したクロ
ック信号の番号を第２選択番号ｇ−２としてセレクタ５
−３に出力する。初期クロック決定回路５−２の役割は
次に述べられるとおりである。

【００４８】調整立ち下がりエッジ位置ｆ−１と、調整
立ち上がりエッジ位置ｆ−２とは、過去の立ち上がりエ
ッジ位置ｃ−１と立ち下がりエッジ位置ｃ−２を参照し
ながら定められる。しかし、入力データ信号ａの入力が
開始された直後においては、参照すべき立ち上がりエッ
ジ位置ｃ−１と立ち下がりエッジ位置ｃ−２の蓄積情報
がない。初期クロック決定回路５−２は、このような場
合に比較回路３と記憶回路４によって過去の情報を参照
すること無くｎ個のクロック信号ＣＬＫ_ｉから識別誤り
が小さい位置にあるクロック信号を選択する回路であ
る。

【００４９】セレクタ５−３は、第１選択番号ｇ−１
と、第２選択番号ｇ−２のいずれか一つを選択し、選択
信号ｈとして選択出力回路５−４に出力する。

【００５０】選択出力回路５−４は、選択信号ｈに応じ
てｎ個のクロック信号ＣＬＫ_ｉから選ばれた一のクロッ
ク信号を選択クロック信号ｋとして出力する。加えて、
サンプルデータｂから、入力データ信号ａを選択クロッ
ク信号ｉによりサンプリングしたデータを選択し、選択
データｌとして出力する。

【００５１】選択クロック信号ｋの選択の態様の例が、
図３に示されているタイミングチャートを用いて具体的
に述べられる。ここで、全てのＤフリップフロップＦ／
Ｆ_ｉの初期値は０であるとする。入力データ信号ａの入
力はｔ＝０において開始される。また、ｎ＝８である。

【００５２】入力データ信号ａは、ｎ個のそれぞれ位相
が異なるクロック信号ＣＬＫ_ｉ（ｉは０からｎ−１まで
の整数）のパルスが立ち上がる時に、標本化される。ク
ロック信号ＣＬＫ_０、ＣＬＫ_１、…、ＣＬＫ_ｎ−１によ
りサンプリングされた入力データ信号ａは、１／０に量
子化され、それぞれＤフリップフロップＦ／Ｆ_０、Ｆ／
Ｆ_１、…、Ｆ／Ｆ_ｎ−１に保持される。保持されたデー
タＱ_０、Ｑ_１、…、Ｑ _ｎ−１は、サンプルデータｂとし
て立ち下がりエッジ検出回路２−１と立ち上がりエッジ
検出回路２−２とに出力される。

【００５３】立ち下がりエッジ検出回路２−１において
は、立ち下がりエッジ位置ｃ−１が番号の形式で検出さ
れる。具体的には、Ｆ／Ｆ_ｊ−１の値が１、かつ、Ｆ／
Ｆ_ｊの値が０である場合にパルスが立ち下がったものと
認識され、立ち上がりエッジ位置ｃ−１は番号ｊである
と検出される。（ただし、ｊ＝０の場合には、ｊ−１は
ｎ−１に置き換えて考えられる。）

【００５４】立ち上がりエッジ検出回路２−２において
は、立ち上がりエッジ位置が番号の形式で検出される。
検出にはサンプルデータｂが用いられる。具体的には、
Ｆ／Ｆ_ｊ−１の値が０、かつ、Ｆ／Ｆ_ｊの値が１である
場合にパルスが立ち上がったものと認識され、立ち下が
りエッジ位置は番号ｊであると検出される（ただし、ｊ
＝０の場合は、ｊ−１はｎ−１に置き換えて考えられ
る）。

【００５５】図３に示されている場合については、時刻
ｔ_９においてサンプルデータｂは１から０に遷移する。
すなわち、時刻ｔ_９においてＦ／Ｆ_０には１、Ｆ／Ｆ_１
には０が保持される。立ち下がりエッジ位置ｃ−１は１
であることが検出される。また、時刻ｔ_１において、サ
ンプルデータｂは、０から１に遷移する。すなわち、時
刻ｔ_１においてＦ／Ｆ_０には０、Ｆ／Ｆ_１には１が保持
される。立ち上がりエッジ位置ｃ−２は１であることが
検出される。検出された立ち下がりエッジ位置ｃ−１及
び立ち上がりエッジ位置ｃ−２は、比較回路３、記憶回
路４、選択回路５に伝達される。

【００５６】比較回路３、記憶回路４、選択回路５によ
り、クロック信号ＣＬＫ_ｉから一のクロック信号が選択
される。選択されたクロック信号は、選択クロック信号
ｋとして選択出力回路５−４から出力される。

【００５７】選択クロック信号ｋの選択には２つの方法
のいずれかが切り替えて使用される。第１の方法におい
ては、検出された立ち下がりエッジ位置ｃ−１と、立ち
上がりエッジ位置ｃ−２から直接選択クロック信号ｋが
決定される。従って、第２の方法では、入力データ信号
ａの一周期程度の短時間で選択クロック信号ｋを選択で
きる。

【００５８】第２の方法においては、調整立ち下がりエ
ッジ記憶回路４−１に記憶された調整立ち下がりエッジ
位置ｆ−１と、調整立ち上がりエッジ記憶回路４−２に
記憶された調整立ち上がりエッジ位置ｆ−２に基いて選
択クロック信号ｋが決定される。調整立ち下がりエッジ
位置ｆ−１と、調整立ち上がりエッジ位置ｆ−２とは、
過去の立ち下がりエッジ位置ｃ−１と、過去の立ち上が
りエッジ位置ｃ−２を参照しながら決められる。従っ
て、第２の方法では、ジッタやノイズの影響を低減しな
がら選択クロック信号ｋが選択される。

【００５９】入力データ信号ａの入力が開始された直後
については、第１の方法が使用される。調整立ち下がり
エッジ位置ｆ−１と、調整立ち上がりエッジ位置ｆ−２
とが確定された後に、第２の方法に切り替えられる。第
１の方法と第２の方法とを切り替えて使用することによ
り、短時間で、かつ、ジッタやノイズの影響を低減しな
がら選択クロック信号ｋを選択する事ができる。第１の
方法と、第２の方法によって、選択クロック信号ｋが選
択される態様が以下に述べられる。

【００６０】第１の方法においては、選択クロック信号
ｋは、選択クロック信号kの立ち上がり位置が立ち下が
りエッジ位置ｃ−１と立ち上がりエッジ位置ｃ−２との
中間の位置に最も近くなるように決定される。決定は、
初期クロック決定回路５−２が行う。

【００６１】具体的には次のようにして決められる。立
ち下がりエッジ位置ｃ−１の番号が、立ち上がりエッジ
位置ｃ−２の番号よりも大きいときは、それらの平均を
とった番号のクロック信号が選択される。例えば、立ち
下がりエッジ位置ｃ−１の番号が６、立ち上がりエッジ
位置ｃ−２の番号が０のときは、クロック信号ＣＬＫ _３
が選択クロック信号ｋとして選択される。

【００６２】平均した場合に端数が出る場合には端数は
切り捨てられる。例えば、立ち下がりエッジ位置ｃ−１
の番号が７、立ち上がりエッジ位置ｃ−２の番号が０の
ときにはクロック信号ＣＬＫ_３が選択クロック信号ｋと
して選択される。端数は切り上げられることも可能であ
る。

【００６３】立ち下がりエッジ位置ｃ−１の番号が立ち
上がりエッジ位置ｃ−２の番号と同じである、もしくは
小さい場合には、立ち下がりエッジ位置ｃ−１の番号に
ｎを加えた番号と、立ち上がりエッジ位置ｃ−２の番号
の平均をとった番号のクロックが選択される。

【００６４】例えば、図４に示されているタイミングチ
ャートにおける場合のように、立ち上がりエッジ位置ｃ
−１の番号、立ち下がりエッジ番号ｃ−２が共に１であ
る場合には、ｎ＝８であるから、（（１＋８）＋１）／
２＝５より、クロック信号ＣＬＫ_５が選択される。平均
した場合に端数が出る場合には端数を切り捨てられる。
端数は切り上げられることも可能である。初期クロック
決定回路５−２は、選択したクロック信号の番号を第２
選択番号ｇ−２としてセレクタ５−３に出力する。

【００６５】第２の方法においては、以下のようにし
て、選択クロック信号ｋの決定が行われる。まず、入力
データ信号ａの入力が開始された後、立ち下がりエッジ
位置ｃ−１と立ち上がりエッジ位置ｃ−２が検出され
る。初めて検出された立ち下がりエッジ位置ｃ−１及び
立ち上がりエッジ位置ｃ−２とは、調整立ち下がりエッ
ジ位置ｆ−１と、調整立ち上がりエッジ位置ｆ−２の初
期値となる。

【００６６】その後、立ち下がりエッジ位置ｃ−１に応
じて調整立ち下がりエッジ位置ｆ−１が調整される。立
ち上がりエッジ位置ｃ−２に応じて調整立ち上がりエッ
ジ位置ｆ−２が調整される。

【００６７】立ち下がりエッジ位置記憶回路４−１と立
ち上がり記憶エッジ位置記憶回路４−２に記憶されてい
る調整立ち下がりエッジ位置ｆ−１と調整立ち上がりエ
ッジ位置ｆ−２とは、クロック決定回路５−１に出力さ
れる。クロック決定回路５−１は、選択クロック信号ｋ
のパルスの立ち上がり位置が、立ち下がりエッジ位置と
立ち上がりエッジ位置との中心位置に最も近くなるよう
に選択クロック信号ｋを決定する。

【００６８】選択クロック信号ｋの決定は、第１の方法
において立ち下がりエッジ位置ｃ−１と立ち上がりエッ
ジ位置ｃ−２とを、それぞれ調整立ち下がりエッジ位置
ｆ−１と調整立ち上がりエッジ位置ｆ−２に置き換えた
場合と同様にして行われる。クロック決定回路５−１
は、選択したクロック信号ｋの番号を第１選択番号ｇ−
１としてセレクタ５−３に出力する。

【００６９】セレクタ５−３は、クロック決定回路５−
１により決定された第１選択番号と、初期クロック決定
回路５−２により決定された第２選択番号ｇ−２のいず
れかを選択する。

【００７０】セレクタ５−３による選択は次のようにし
て行われる。入力データ信号ａの入力が開始された直後
には、初期クロック決定回路５−２により決定された第
２選択番号ｇ−２が選択される。ある程度の時間が経過
し、クロック決定回路５−１の出力が確定した後には、
クロック決定回路５−１により決定された第１選択番号
ｇ−１が選択される。セレクタ５−３は、選択した結果
を選択信号ｈとして選択出力回路５−４に出力する。

【００７１】選択出力回路５−４は、選択信号ｈに応じ
てクロック信号ＣＬＫ_ｉの内の一のクロック信号を選択
クロック信号ｋとして出力する。同時に、サンプルデー
タｂから、入力データ信号ａを選択クロック信号ｋによ
り標本化して量子化したデータを選び、選択データ信号
ｌとして出力する。

【００７２】第１の実施の形態によるクロック識別再生
回路は、動作速度の遅いアナログ回路を使用しない。デ
ジタル回路によりクロックの選択を行う。そのため、ク
ロック信号を選択が高速である。

【００７３】また、ノイズやジッタの影響が含まれる立
ち下がりエッジ位置ｃ−１と、立ち上がりエッジ位置ｃ
−２とを、過去にわたって参照しながら、入力データ信
号ａをより適切に反映する調整立ち下がりエッジ位置ｆ
−１と、調整立ち上がりエッジ位置ｆ−２とを決める。
調整立ち下がりエッジ位置ｆ−１と調整立ち上がりエッ
ジ位置ｆ−２とを媒介してクロックの選択を行う。この
ような構成では、クロックの選択において短期的な変動
の影響を取り除くことができる。従って、ジッタやノイ
ズによる影響を受けにくい。

【００７４】また、立ち下がりエッジ位置ｃ−１と立ち
上がりエッジ位置ｃ−２とから直接クロックの選択を行
う方法と、調整立ち下がりエッジ位置ｆ−１及び調整立
ち上がりエッジ位置ｆ−２を媒介してクロックの選択を
行う方法の切り替えを行う。そのため、クロック信号の
選択の高速化と、ジッタやノイズによる影響の低減とが
両立される。

【００７５】なお、第１の実施の形態において、過去の
立ち下がりエッジ位置ｃ−１又は立ち上がりエッジ位置
ｃ−２を参照する態様は第１の実施の形態に記述された
ものに限定されない。たとえば、立ち下がりエッジ位置
ｃ−１又は立ち上がりエッジ位置ｃ−２の平均値を算出
することも可能である。

【００７６】また、初期クロック決定回路５−２及びセ
レクタ５−３を有さない構成も可能である。この場合
は、立ち下がりエッジ位置ｃ−１と立ち上がりエッジ位
置ｃ−２とから直接クロックの選択を行う方法と、記憶
回路４に記憶された調整立ち下がりエッジ位置ｆ−１と
調整立ち上がりエッジ位置ｆ−２とを媒介してクロック
の選択を行う方法の切り替えは行われない。

【００７７】更に、立ち下がりエッジ位置記憶回路４−
１及び立ち上がりエッジ位置記憶回路４−２に、立ち下
がりエッジ位置及び立ち上がりエッジ位置が出力されな
い構成も可能である。この場合は、立ち下がりエッジ位
置記憶回路４−１及び立ち上がりエッジ位置記憶回路４
−２の初期値には、所定の値が設定される。

【００７８】更に、比較回路３、及び記憶回路４を有し
ない構成も可能である。この場合には、立ち下がりエッ
ジ位置及び立ち上がりエッジ位置から直接クロックの選
択が行われる。この場合は、ジッタやノイズによる影響
を受けるが、高速なクロックの選択は可能であり、ま
た、装置構成が簡略化される。

【００７９】続いて、本発明による第２の実施の形態の
クロック識別再生回路が以下に説明される。第２の実施
の形態のクロック識別再生回路の構成は、図７に示され
ているように、第１の実施の形態のそれとほぼ同様であ
る。相違点は、下記のとおりである。

【００８０】第１に、第２の実施の形態によるクロック
識別再生回路はデューティー比検出回路６を更に有して
いる点で相違する。デューティー比検出回路６は、入力
データ信号ａのプリアンブル部分が入力された時に、立
ち下がりエッジ検出回路２−１及び立ち上がりエッジ検
出回路２−２が検出した立ち下がりエッジ位置ｃ−１と
立ち上がりエッジ位置ｃ−２をもとにデューティー比を
検出する。

【００８１】デューティー比検出回路６は、デューティ
ー比検出信号ｍによりデューティー比が５０％より大き
いか否かを、クロック決定回路５−１と初期クロック決
定回路５−２とに伝達する。

【００８２】第２に、クロック決定回路５−１及び初期
クロック決定回路５−２には、デューティー比検出信号
ｍが入力され、デューティー比検出信号ｍに応じて、ク
ロック信号ＣＬＫ_ｉの内の一のクロック信号を選択クロ
ック信号ｋとして決定する点で相違する。

【００８３】第２の実施の形態のクロック識別再生回路
の動作が、以下に述べられる。入力データ信号ａの入力
はｔ＝０において開始される。また、ｎ＝８である。入
力データ信号ａが、図８（ａ）〜（ｄ）に記載されたタ
イミングチャートに示されている波形を有する場合のそ
れぞれについて考える。

【００８４】サンプル回路１において、入力データ信号
ａは標本化及び量子化され、サンプルデータｂとして出
力される。サンプルデータｂに基づき、立ち下がりエッ
ジ位置ｃ−１及び立ち上がりエッジ位置ｃ−２が検出さ
れる。ここまでの動作は、第１の実施の形態と同様であ
る。

【００８５】図８（ａ）及び（ｃ）のタイミングチャー
トに示されている入力データ信号ａについては、立ち下
がりエッジ位置は５、立ち上がりエッジ位置は１と検出
される。図８（ｂ）及び（ｄ）のタイミングチャートに
示されている入力データ信号ａについては、立ち下がり
エッジ位置は７、立ち上がりエッジ位置は２と検出され
る。

【００８６】その後、デューティー比検出回路６では、
立ち下がりエッジ位置ｃ−１および立ち上がりエッジ位
置ｃ−２から、デューティー比が検出される。

【００８７】図８（ａ）及び（ｂ）のタイミングチャー
トに示されている入力データ信号ａについては、デュー
ティー比は５０％より大きいと判断される。図８（ｃ）
及び（ｄ）のタイミングチャートに示されている入力デ
ータ信号ａについては、デューティー比は５０％より小
さいと判断される。デューティー比の判断は、デューテ
ィー比検出信号ｍによりクロック決定回路５−１と初期
クロック決定回路５−２とに伝達される。

【００８８】デューティー比検出信号ｍを参照しなが
ら、クロック信号ＣＬＫ_ｉから一のクロック信号が選択
される。選択においては、第１の実施の形態と同様、２
つの方法が併用される。第１の方法においては、検出さ
れた立ち下がりエッジ位置ｃ−１と立ち上がりエッジ位
置ｃ−２とから直接選択クロック信号ｋが決定される。
第２の方法においては、調整立ち下がりエッジ位置ｆ−
１と調整立ち上がりエッジ位置ｆ−２を媒介して選択ク
ロック信号ｋが決定される。第１の実施の形態と同様
に、入力データ信号ａの入力の開始直後には、第１の方
法が使用される。その後、調整立ち下がりエッジ位置ｆ
−１と調整立ち上がりエッジ位置ｆ−２とが確定した
後、第２の方法に切り替えられる。

【００８９】第１の方法においては、初期クロック決定
回路５−２により、以下のようにして選択クロック信号
ｋが決定される。デューティー比検出信号ｍを参照しな
がら、立ち下がりエッジ位置ｃ−１と立ち上がりエッジ
位置ｃ−２に基いてクロック信号ＣＬＫ_ｉから一のクロ
ック信号が選択される。

【００９０】デューティー比が５０％より大きいと判断
される場合（図８（ａ）、（ｂ））には、データ値が’
０’である期間中の中間時点で標本化するようにクロッ
クが選択される。具体的には、次のようにしてクロック
が選択される。

【００９１】立ち下がりエッジ位置ｃ−１の番号が立ち
上がりエッジ位置ｃ−２の番号よりも大きい場合（図８
（ａ））、立ち下がりエッジ位置ｃ−１の番号と、立ち
上がりエッジ位置ｃ−２の番号にｎを加えた番号との平
均の番号を、選択クロック信号ｋの番号とする。図８
（ａ）においては、立ち下がりエッジ位置ｃ−１の番号
は５であり、立ち上がりエッジ位置ｃ−２の番号は１で
ある。従って、（１＋８＋５）／２＝７より選択クロッ
ク信号ＣＬＫ_７が選択される。

【００９２】立ち下がりエッジ位置ｃ−１の番号が、立
ち上がりエッジ位置ｃ−２の番号よりも小さい又は同じ
場合（図８（ｂ））は、立ち下がりエッジ位置ｃ−１の
番号と、立ち上がりエッジ位置ｃ−２の番号との平均を
とった番号を選択クロック信号の番号とする。

【００９３】図８（ｂ）において、立ち下がりエッジ位
置ｃ−１の番号は２であり、立ち上がりエッジ位置ｃ−
２の番号は７である。従って、（７＋２）／２＝４．５
より選択クロック信号ＣＬＫ_４が選択される。端数は切
り捨てられる。端数は切り上げられることもあり得る。

【００９４】デューティー比が５０％以下であると判断
される場合（図８（ｃ）、（ｄ））には、データ値が’
１’である期間中の中間時点で標本化するようにクロッ
クが選択される。具体的には、以下のようにしてクロッ
クが選択する。立ち下がりエッジ位置ｃ−１の番号が、
立ち上がりエッジ位置ｃ−２の番号がよりも大きい場合
（図８（ｃ））、立ち下がりエッジ位置ｃ−１の番号
と、立ち上がりエッジ位置ｃ−２の番号との平均をとっ
た番号を選択クロック信号ｋの番号とする。図８（ｃ）
において、立ち下がりエッジ位置ｃ−１の番号は５であ
り、立ち上がりエッジ位置ｃ−２の番号は１である。従
って、（１＋５）／２＝３より選択クロック信号ＣＬＫ
_３が選択される。

【００９５】立ち下がりエッジ位置ｃ−１の番号が、立
ち上がりエッジ位置ｃ−２の番号よりも小さいまたは同
じ場合（図８（ｄ））は、立ち下がりエッジ位置ｃ−１
の番号にｎを加えた番号と、立ち上がりエッジ位置ｃ−
２の番号との平均をとった番号を選択クロック信号ｋの
番号とする。

【００９６】図８（ｄ）において、立ち上がりエッジ位
置の番号は７であり、立ち下がりエッジ位置の番号は２
である。従って、（７＋２＋８）／２＝８．５より選択
クロック信号ＣＬＫ_０が選択される（クロック信号の番
号が８を超える場合には、８だけ減算される）。選択さ
れた選択クロック信号の番号は第２選択番号ｇ−２とし
てセレクタ５−３に出力される。

【００９７】第２の方法においては、以下のようにして
選択クロック信号ｋが決定される。過去に検出した立ち
下がりエッジ位置ｃ−１と立ち上がりエッジ位置ｃ−２
とを参照して、調整立ち下がりエッジ位置ｆ−１と調整
立ち上がりエッジ位置ｆ−２との設定及び調整が行われ
る。設定及び調整は、第１の実施の形態と同様にして行
われる。

【００９８】調整立ち下がりエッジ位置ｆ−１と調整立
ち上がりエッジ位置ｆ−２に基づいてクロック信号ＣＬ
Ｋ_ｉから一のクロック信号が選択される。選択の際に
は、デューティー比検出信号ｍが参照される。選択は、
クロック決定回路５−１が行う。

【００９９】クロック決定回路５−１による選択クロッ
ク信号ｅの決定は、立ち下がりエッジ位置ｃ−１と、立
ち上がりエッジ位置ｃ−２との代わりに、調整立ち下が
りエッジ位置ｆ−１と、調整立ち上がりエッジ位置ｆ−
２とを使用し、第１の方法と同様にして行われる。選択
された選択クロック信号の番号は第１選択番号ｇ−１と
してセレクタ５−３に出力される。

【０１００】セレクタ５−３により、第１選択番号ｇ−
１と、第２選択番号ｇ−２のいずれかが選択される。入
力データ信号ａの入力の開始直後は、第２選択番号ｇ−
２が選択される。調整立ち下がりエッジ位置ｆ−１と調
整立ち上がりエッジ位置ｆ−２とが確定した後は、第１
選択番号ｇ−１とが選択される。選択の結果に応じて選
択信号ｈが選択出力回路５−４に出力される。

【０１０１】選択出力回路５−４は、選択信号ｈに応じ
てクロック信号ＣＬＫ_ｉの内の一のクロック信号を選択
クロック信号ｋとして出力する。同時に、サンプルデー
タｂから、入力データ信号ａを選択クロック信号ｋによ
り標本化して量子化したデータを選び、選択データ信号
ｌとして出力する。

【０１０２】第２の実施の形態のクロック識別再生回路
は、第１の実施の形態のクロック識別再生回路と同様
に、クロック信号の選択が高速であり、かつ、ジッタや
ノイズの影響を減少することができる。加えて、入力さ
れるデータ信号のデューティー比に応じて適切なクロッ
ク信号の選択を行うことができる。

【０１０３】図８の（ａ）と（ｃ）に示されている２つ
の入力信号では、入力信号の波形が異なるにもかかわら
ず、立ち下がりエッジ位置ｃ−１と、立ち上がりエッジ
位置ｃ−２（もしくは、調整立ち下がりエッジ位置ｆ−
１と調整立ち上がりエッジ位置ｆ−２）とは互いに同一
であると検出される。

【０１０４】同様に、図８の（ｂ）と（ｄ）とに示され
ている２つの入力信号では、立ち下がりエッジ位置ｃ−
１と、立ち上がりエッジ位置ｃ−２（もしくは、調整立
ち下がりエッジ位置ｆ−１と調整立ち上がりエッジ位置
ｆ−２）とは互いに同一であると検出される。しかし、
これらの場合においても、第２の実施の形態のクロック
識別再生回路は、適切なクロック信号の選択を行うこと
ができる。

【０１０５】なお、第２の実施の形態において、初期ク
ロック決定回路５−２及びセレクタ５−３を有さない構
成も可能である。この場合は、立ち下がりエッジ位置ｃ
−１と立ち上がりエッジ位置ｃ−２とから直接クロック
の選択を行う方法と、調整立ち下がりエッジ位置ｆ−１
と調整立ち上がりエッジ位置ｆ−２とを媒介してクロッ
クの選択を行う方法の切り替えは行われない。

【０１０６】更に、立ち下がりエッジ位置記憶回路４−
１及び立ち上がりエッジ位置記憶回路４−２に、立ち下
がりエッジ位置ｃ−１と立ち上がりエッジ位置ｃ−２と
が出力されない構成も可能である。この場合は、立ち下
がりエッジ位置記憶回路４−１及び立ち上がりエッジ位
置記憶回路４−２の初期値には、所定の値が設定され
る。

【０１０７】更に、比較回路３、及び記憶回路４を有し
ない構成も可能である。この場合には、立ち下がりエッ
ジ位置ｃ−１及び立ち上がりエッジ位置ｃ−２とから直
接クロックの選択が行われる。この場合は、ジッタやノ
イズによる影響を受けるが、装置構成が簡略化される。

【０１０８】

【発明の効果】本発明によるクロック識別再生回路及び
クロック識別再生方法は、入力データ信号が入力されて
から短時間で同期が確立できる。また、入力データ信号
が入力されてから、一定のビット数以内で確実に同期が
確立できる。更に、ジッタやノイズを持ったデータ信号
が入力されても、ジッタやノイズの影響を減少し、適切
なクロック識別再生を行うことができる。加えて、入力
データ信号のパルスのデューティー比に対応して、適切
なクロック識別再生を行うことができる。また、高速ク
ロックを用いずにクロック識別再生を行うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるクロック識別
再生回路の構成を示す図である。

【図２】入力データ信号ａの内容を示す図である。

【図３】クロック信号により入力データ信号が標本化、
量子化される態様を示す図である。

【図４】サンプル回路の構成を示す図である。

【図５】立ち下がりエッジ検出回路及び立ち上がりエッ
ジ検出回路の構成を示す図である。

【図６】立ち下がりエッジ比較回路及び立ち上がりエッ
ジ比較回路の構成を示す図である。

【図７】本発明の第２の実施の形態によるクロック識別
再生回路の構成を示す図である。

【図８】本発明の第２の実施の形態によるクロック識別
再生回路に入力される入力データ信号の例を示す図であ
る。

【図９】従来のクロック識別再生回路の構成を示す図で
ある。

【符号の説明】

１：サンプル回路 ２：検出回路 ２−１：立ち下がりエッジ検出回路 ２−２：立ち上がりエッジ検出回路 ３：比較回路 ３−１：立ち下がりエッジ比較回路 ３−２：立ち上がりエッジ比較回路 ４：記憶回路 ４−１：調整立ち下がりエッジ位置記憶回路 ４−２：調整立ち上がりエッジ位置記憶回路 ５：選択回路 ５−１：クロック決定回路 ５−２：初期クロック決定回路 ５−３：セレクタ ５−４：選択出力回路 ６：デューティー比検出回路

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１の信号を標本化して１と０の２値に
   量子化することによりサンプルデータを生成するサンプ
   ル回路と、 前記サンプルデータのデータ値が２値間を遷移するエッ
   ジ位置を離散データの形式で検出する検出回路と、 前記エッジ位置を記憶する記憶回路と、 前記エッジ位置に応じて、位相が互いに異なるｎ個（ｎ
   は３以上の自然数）のクロック信号から一を選択し、選
   択された選択クロック信号を出力する選択回路とを具備
   し、 前記エッジ位置は、 前記記憶回路に記憶された過去の前記エッジ位置を参照
   しながら決定されるクロック識別再生回路。
2. 【請求項２】 請求項１において、 前記検出回路は、 前記サンプルデータのデータ値が１から０に遷移する立
   ち下がりエッジ位置を検出する立ち下がりエッジ検出回
   路と、 前記サンプルデータのデータ値が０から１に遷移する立
   ち上がりエッジ位置を検出する立ち上がりエッジ検出回
   路とを含み、 前記エッジ位置は、 前記立ち下がりエッジ位置と、 前記立ち上がりエッジ位置とを含むクロック識別再生回
   路。
3. 【請求項３】 請求項２において、 前記エッジ位置は、 過去の前記立ち下がりエッジ位置を参照して決められた
   調整立ち下がりエッジ位置と、 過去の前記立ち上がりエッジ位置を参照して決められた
   調整立ち上がりエッジ位置とを含み、 前記調整立ち下がりエッジ位置を記憶する立ち下がりエ
   ッジ位置記憶回路と、 前記調整立ち上がりエッジ位置を記憶する立ち上がりエ
   ッジ位置記憶回路と、 前記立ち下がりエッジ位置と、前記調整立ち下がりエッ
   ジ位置とを比較し、比較の結果から前記立ち下がりエッ
   ジ位置記憶回路に記憶された前記調整立ち下がりエッジ
   位置を調整する立ち下がりエッジ比較回路と、 前記立ち上がりエッジ位置と、前記調整立ち上がりエッ
   ジ位置とを比較し、比較の結果から、前記立ち上がりエ
   ッジ位置記憶回路に記憶された調整立ち上がりエッジ位
   置を調整する立ち上がりエッジ比較回路とを更に具備す
   るクロック識別再生回路。
4. 【請求項４】 請求項３において、 前記立ち下がりエッジ位置記憶回路は、 前記調整立ち下がりエッジ位置の初期値として前記立ち
   下がりエッジ位置を設定し、 前記立ち上がりエッジ位置記憶回路は、 前記調整立ち上がりエッジ位置の初期値として前記立ち
   上がりエッジ位置を設定するクロック識別再生回路。
5. 【請求項５】 請求項３又は請求項４において、 前記エッジ位置は、 所定の期間中は、前記立ち下がりエッジ位置と前記立ち
   上がりエッジ位置からなり、 他の期間中は、前記調整立ち下がりエッジ位置と前記調
   整立ち上がりエッジ位置からなるクロック識別再生回
   路。
6. 【請求項６】 請求項２から請求項５のいずれか１つの
   請求項において、 前記サンプルデータのデータ値が１である期間と、０で
   ある期間のいずれが長いかを示すデューティー比を算出
   するデューティー比検出回路を更に具備し、 前記選択回路は、 前記デューティー比に応じて前記複数のクロックの中か
   ら前記選択クロック信号を選択するクロック識別再生回
   路。
7. 【請求項７】 請求項１から請求項６のいずれか１つの
   請求項において、 前記サンプル回路は、 ｎ個のフリップフロップを含み、 前記ｎ個のフリップフロップのそれぞれは、 前記ｎ個のクロック信号のうちの一のクロック信号が、
   それぞれ位相が異なるように入力され、 前記一のクロック信号のパルスが立ち上がる時に前記第
   １の信号を標本化し、前記サンプル回路は、 前記フリップフロップの保持するデータを前記サンプル
   データとして出力するクロック識別再生回路。
8. 【請求項８】 請求項１から請求項７のいずれか１つの
   請求項において、 前記選択回路は、 前記第１の信号を前記選択クロック信号により標本化し
   た信号を更に出力するクロック識別再生回路。
9. 【請求項９】 第１の信号を標本化することと、 標本化された前記第１の信号を１と０の２値に量子化し
   てサンプルデータを生成することと、 前記サンプルデータのデータ値が２値間を遷移するエッ
   ジ位置を離散データの形式で検出することと、 前記エッジ位置に応じて、位相が互いに異なるｎ個（ｎ
   は３以上の自然数）のクロック信号の一を選択して出力
   することとを具備し、 前記サンプルデータのデータ値が２値間を遷移するエッ
   ジ位置を離散データの形式で検出することは、 過去のエッジ位置を参照しながらエッジ位置を検出する
   クロック識別再生方法。
10. 【請求項１０】 請求項９において、 前記エッジ位置は、 前記デジタルデータのデータ値が１から０に遷移する位
    置である立ち下がりエッジ位置と、 前記デジタルデータのデータ値が０から１に遷移する位
    置である立ち上がりエッジ位置とを含み、 前記エッジ位置を検出することは、前記立ち下がりエッ
    ジ位置を検出することと、前記立ち上がりエッジ位置を
    検出することとを含むクロック識別再生方法。
11. 【請求項１１】 請求項１０において、 前記エッジ位置は、 過去の前記立ち下がりエッジ位置を参照して決められ
    た、離散データの形式を有する調整立ち下がりエッジ位
    置と、 過去の前記立ち上がりエッジ位置を参照して決められ
    た、離散データの形式を有する調整立ち上がりエッジ位
    置とを含み、 前記調整立ち下がりエッジ位置を記憶することと、 前記調整立ち上がりエッジ位置を記憶することと、 前記立ち下がりエッジ位置と前記調整立ち下がりエッジ
    位置とを比較し、比較の結果から前記調整立ち下がりエ
    ッジ位置を調整することと、 前記立ち上がりエッジ位置と前記調整立ち上がりエッジ
    位置とを比較し、比較の結果から前記調整立ち上がりエ
    ッジ位置を調整することとを更に具備するクロック識別
    再生方法。
12. 【請求項１２】請求項１１において、 前記離散データの形式で前記調整立ち下がりエッジ位置
    を記憶することは、 前記調整立ち下がりエッジ位置の初期値として、前記立
    ち下がりエッジ位置を設定することを含み、 前記離散データの形式で調整立ち上がりエッジ位置を記
    憶することは、 前記調整立ち上がりエッジ位置の初期値として、前記立
    ち上がりエッジ位置を設定することを含むクロック識別
    再生方法。
13. 【請求項１３】 請求項１１又は請求項１２において、 前記エッジ位置は、 所定の期間中は、前記立ち下がりエッジ位置と前記立ち
    上がりエッジ位置からなり、 他の期間中は、前記調整立ち下がりエッジ位置と前記調
    整立ち上がりエッジ位置からなるクロック識別再生方
    法。
14. 【請求項１４】 請求項１０から請求項１３のいずれか
    １つの請求項において、 前記サンプルデータのデータ値が１である期間と、０で
    ある期間のいずれが長いかを示すデューティー比を算出
    することを更に具備し、 前記立ち下がりエッジ位置及び前記立ち上がりエッジ位
    置に応じて位相が互いに異なるｎ個（ｎは３以上の自然
    数）のクロック信号の一を選択して出力することは、 前記デューティー比に応じて位相が互いに異なるｎ個の
    クロック信号の一を選択して出力するクロック識別再生
    方法。
15. 【請求項１５】 請求項９から請求項１４のいずれか１
    つの請求項において、 位相が互いに異なるｎ個（ｎは３以上の自然数）のクロ
    ック信号から前記エッジ位置に応じて選択された一のク
    ロック信号により前記第１の信号を標本化した信号を出
    力することを更に具備するクロック識別再生方法。