JP5279500B2 - ジッタ測定装置、ジッタ測定方法、記録媒体、及びプログラム - Google Patents

Description

本発明は、ジッタ測定装置、ジッタ測定方法、及び記録媒体に関する。特に本発明は、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置に関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１． 出願番号 １１／５３５，２７９ 出願日 ２００６年９月２６日

データ遷移間隔が一定でないデータ信号のジッタをデジタル信号処理で求める方法として、ゼロクロス法が考えられる。ゼロクロス法とは、データ信号と、５０％レベル（例えばゼロレベル）とが交差するタイミングを検出し、そのタイミング変動からデータ信号のジッタを求める方法である。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

ゼロクロス法では、データ信号を所定のサンプリングタイミングで離散化し、それぞれの離散値から、データ信号のゼロクロスタイミングを検出する。このため、ゼロクロス法の測定精度は、離散値がデータ信号のゼロクロスタイミング（エッジタイミング）をどの程度の精度で再現しているかにより定まる。

従って、ゼロクロス法を用いて高精度にデータ信号のジッタを測定するには、データ信号のデータレートに対し十分高いサンプリングレートで、データ信号を離散化する必要がある。このため、ゼロクロス法を用いてデータ信号のジッタを高精度に求める場合、測定コストが高くなってしまう。

そこで本明細書に含まれる技術革新（イノベーション）の１つの側面においては、上記の課題を解決することのできるジッタ測定装置、ジッタ測定方法、及び記録媒体を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本明細書に含まれるイノベーションに関連する第１の側面によるジッタ測定装置の一つの例によると、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置であって、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を複素数の解析信号に変換する解析信号生成部と、解析信号に基づいて、データ信号のジッタを測定するジッタ測定部とを備え、信号変換部は、データ信号のそれぞれのデータ遷移エッジの間隔が、データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けたクロック信号を生成し、信号変換部は、仮想エッジのタイミングを算出する仮想エッジ算出部と、仮想エッジのタイミングに応じて、データ信号のデータ値を、データ信号の略５０％のレベルを中心として反転させることにより、仮想エッジを生成する仮想エッジ生成部とを有するジッタ測定装置を提供する。

本明細書に含まれるイノベーションに関連する第２の側面によるジッタ測定装置の一つの例によると、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置であって、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、クロック信号を周波数領域のスペクトルに変換するフーリエ変換部と、スペクトルにおける、測定すべきジッタ成分の周波数の成分を検出するジッタ測定部とを備え、信号変換部は、データ信号のそれぞれのデータ遷移エッジの間隔が、データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けたクロック信号を生成し、信号変換部は、仮想エッジのタイミングを算出する仮想エッジ算出部と、仮想エッジのタイミングに応じて、データ信号のデータ値を、データ信号の略５０％のレベルを中心として反転させることにより、仮想エッジを生成する仮想エッジ生成部とを有するジッタ測定装置を提供する。

本明細書に含まれるイノベーションに関連する第３の側面によるジッタ測定方法の一つの例によると、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定方法であって、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換し、クロック信号を複素数の解析信号に変換し、解析信号に基づいて、データ信号のジッタを測定し、データ信号をクロック信号に変換するときにおいて、データ信号のそれぞれのデータ遷移エッジの間隔が、データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けたクロック信号を生成し、且つ、データ信号をクロック信号に変換するときにおいて、仮想エッジのタイミングを算出し、仮想エッジのタイミングに応じて、データ信号のデータ値を、データ信号の略５０％のレベルを中心として反転させることにより、仮想エッジを生成するジッタ測定方法を提供する。

本明細書に含まれるイノベーションに関連する第４の側面によるジッタ測定方法の一つの例によると、略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定方法であって、データ信号を、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データレートと略等しい周期でエッジを有するクロック信号に変換し、クロック信号を周波数領域のスペクトルに変換し、スペクトルにおける、測定すべきジッタ成分の周波数の成分を検出し、データ信号をクロック信号に変換するときにおいて、データ信号のそれぞれのデータ遷移エッジの間隔が、データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けたクロック信号を生成し、且つ、データ信号をクロック信号に変換するときにおいて、仮想エッジのタイミングを算出し、仮想エッジのタイミングに応じて、データ信号のデータ値を、データ信号の略５０％のレベルを中心として反転させることにより、仮想エッジを生成するジッタ測定方法を提供する。

本明細書に含まれるイノベーションに関連する第５の側面による記録媒体の一つの例によると、コンピュータを、上記第１の側面によるジッタ測定装置として機能させるプログラムを格納した記録媒体を提供する。

本明細書に含まれるイノベーションに関連する第６の側面による記録媒体の一つの例によると、コンピュータを、上記第２の側面によるジッタ測定装置として機能させるプログラムを格納した記録媒体を提供する。

本明細書に含まれるイノベーションに関連する第７の側面によるプログラムの一つの例によると、コンピュータを、上記第１の側面によるジッタ測定装置として機能させるプログラムを提供する。

本明細書に含まれるイノベーションに関連する第８の側面によるプログラムの一つの例によると、コンピュータを、上記第２の側面によるジッタ測定装置として機能させるプログラムを提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本発明の実施形態に係るジッタ測定装置１００の構成の一例を示す図である。 図２Ａは、ＡＤ変換器１０の動作例を示す図である。図２Ｂは、信号変換部２０の動作例を示す図である。図２Ｃは、ジッタ測定部４０の動作例を示す図である。 図３は、信号変換部２０の構成の一例を示す図である。 図４は、信号変換部２０の動作の一例を示す図である。 図５は、解析信号生成部３０の構成の一例を示す図である。 図６は、解析信号生成部３０の動作の一例を示す図である。 図７は、ジッタ測定部４０の構成の一例を示す図である。 図８Ａは、瞬時位相算出部４２及び位相雑音算出部４４の動作の一例を示す図である。図８Ｂは、ジッタ算出部４６の動作の一例を示す図である。 図９は、ジッタ測定装置１００の構成の他の例を示す図である。 図１０は、相補データ生成部５２の構成の一例を示す図である。 図１１Ａは、相補データ生成部５２のクロック再生器５６から一致検出器６２までの動作の一例を示す図である。図１１Ｂは、相補データ生成部５２の一致検出器６２から分周器６６までの動作の一例を示す図である。 図１２Ａは、ジッタ測定装置１００の構成の他の例を示す図である。図１２Ｂは、ジッタ測定装置１００の構成の他の例を示す図である。 図１３は、ＡＤ変換器１０の構成の一例を示す図である。 図１４は、ＡＤ変換器１０のビット数と、ジッタ測定装置１００のジッタ測定誤差との関係の一例を示す図である。 図１５は、コンピュータ１９００のハードウェア構成の一例を示す。

符号の説明

１００・・・ジッタ測定装置、１０・・・ＡＤ変換器、１２・・・コンパレータ、２０・・・信号変換部、２２・・・レベル算出部、２４・・・データ遷移エッジ算出部、２６・・・仮想エッジ算出部、２８・・・仮想エッジ生成部、３０・・・解析信号生成部、３２・・・ヒルベルト変換部、３４・・・フィルタ、４０・・・ジッタ測定部、４２・・・瞬時位相算出部、４４・・・位相雑音算出部、４６・・・ジッタ算出部、５０・・・信号変換部、５２・・・相補データ生成部、５４・・・排他的論理和回路、５６・・・クロック再生器、５８・・・第１のＤフリップフロップ、６０・・・第２のＤフリップフロップ、６２・・・一致検出器、６４・・・第３のＤフリップフロップ、６６・・・分周器、７０・・・フーリエ変換部、８０・・・ジッタ測定部、１９００・・・コンピュータ、２０００・・・ＣＰＵ、２０１０・・・ＲＯＭ、２０２０・・・ＲＡＭ、２０３０・・・通信インターフェース、２０４０・・・ハードディスクドライブ、２０５０・・・フレキシブルディスク・ドライブ、２０６０・・・ＣＤ−ＲＯＭドライブ、２０７０・・・入出力チップ、２０７５・・・グラフィック・コントローラ、２０８０・・・表示装置、２０８２・・・ホスト・コントローラ、２０８４・・・入出力コントローラ、２０９０・・・フレキシブルディスク、２０９５・・・ＣＤ−ＲＯＭ

以下、発明の実施の形態を通じて本発明の（一）側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係るジッタ測定装置１００の構成の一例を示す図である。ジッタ測定装置１００は、略一定のデータレートを有するデータ信号のジッタを測定する装置であって、ＡＤ変換器１０、信号変換部２０、解析信号生成部３０、及びジッタ測定部４０を備える。また、ジッタ測定装置１００は、デジタル信号処理でデータ信号のジッタを測定する。

ＡＤ変換器１０は、データ信号のレベルを所定のサンプリングレートで離散化した離散信号を、信号変換部に入力する。ＡＤ変換器１０は、例えばデータ信号のデータレートの２倍以上のサンプリングレートで、データ信号を離散化してよい。また、ジッタ測定装置１００は、ＡＤ変換器１０を備えず、予めデータ信号を離散化した離散信号を受け取ってもよい。

信号変換部２０は、データ信号を受け取り、データ信号をクロック信号に変換する。ここで信号変換部２０は、データ信号の離散信号に基づいて、当該クロック信号を生成する。尚、信号変換部２０が生成するクロック信号は、データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、データ信号のデータレートと略等しい周期でエッジを有する信号である。

本例において信号変換部２０は、データ信号の各データレートの境界のうち、データ値が遷移していない境界に対して、仮想エッジを設けることにより、クロック信号を生成する。信号変換部２０の構成例は、図３及び図４において後述する。

データ信号のデータレートは、信号変換部２０に予め与えられてよく、また離散信号に基づいて信号変換部２０が求めてもよい。例えば信号変換部２０は、離散信号のスペクトルを算出し、当該スペクトルのピーク周波数に基づいて、データ信号のデータレートを求めてよい。

解析信号生成部３０は、信号変換部２０が出力するクロック信号を、複素数の解析信号に変換する。例えば解析信号生成部３０は、当該クロック信号を実数部とし、当該クロック信号のヒルベルト変換を虚数部とする解析信号を生成してよい。解析信号生成部３０の構成例は、図５において後述する。

ジッタ測定部４０は、解析信号に基づいて、データ信号のジッタを測定する。ジッタ測定部４０の構成例は、図７において後述する。ジッタ測定部４０は、解析信号に基づいてデータ信号の瞬時位相を算出して、当該瞬時位相に基づいてデータ信号のタイミングジッタを測定する。

本例におけるジッタ測定装置１００は、データ信号をクロック信号に変換することにより、データ信号から解析信号を生成することができる。そして、当該解析信号に基づいて、データ信号のジッタを測定する。このため、データ信号のデータ遷移エッジのタイミングを、それぞれ高精度に検出せずに、データ信号のジッタを測定することができる。つまり、データ信号を低いサンプリングレートで離散化しても、データ信号のジッタを精度よく求めることができる。

図２Ａは、ＡＤ変換器１０の動作例を示す図である。上述したように、ＡＤ変換器１０は、図２において実線で示されるデータ信号を、図２において丸印で示される離散信号に変換する。

図２Ｂは、信号変換部２０の動作例を示す図である。上述したように、信号変換部２０は、図２Ａに示されるデータ信号のデータ遷移エッジのタイミング（Ｔ０、Ｔ１、Ｔ２、Ｔ３）を維持して、データ信号のデータレートの境界と略等しいタイミング（Ｔ０、Ｔ１、Ｔａ、Ｔ２、Ｔｂ、Ｔｃ、Ｔ３）でエッジを有するクロック信号を生成する。例えば信号変換部２０は、データ遷移エッジのタイミング（Ｔ０、Ｔ１、Ｔ２、Ｔ３）の間隔（例えば、図２ＡにおけるＴ、２Ｔ、３Ｔ）を求め、データ遷移エッジのそれぞれの間隔と、データ信号のデータレートとを比較する。例えば、データ遷移エッジの間隔が、データレートより所定の値以上大きい場合、当該データ遷移エッジの間に、仮想エッジを挿入する。

図２Ｃは、ジッタ測定部４０の動作例を示す図である。上述したように、ジッタ測定部４０は、解析信号生成部３０から与えられる解析信号に基づいて、クロック信号の瞬時位相を算出する。そして、当該瞬時位相から直線成分を除去し、クロック信号の瞬時位相雑音を算出する。図２Ｃは、ジッタ測定部４０が算出する瞬時位相雑音の一例を示す。例えば、当該瞬時位相雑音を、データ信号のデータ遷移エッジのタイミング（Ｔ０、Ｔ１、Ｔ２、Ｔ３）でサンプリングすることにより、データ信号のデータ遷移エッジのタイミングジッタを測定することができる。

図３は、信号変換部２０の構成の一例を示す図である。信号変換部２０は、レベル算出部２２、データ遷移エッジ算出部２４、仮想エッジ算出部２６、及び仮想エッジ生成部２８を有する。

図４は、信号変換部２０の動作の一例を示す図である。まず、レベル算出部２２が、データ信号の基準レベルを算出する。ここで、データ信号の基準レベルとは、データ信号のＨレベル（データ信号の１００％レベルを与える）とＬレベル（データ信号の０％レベルを与える）との平均レベルであってよい。即ち、データ信号の基準レベルとは、データ信号のＨレベルの略５０％のレベルである。レベル算出部２２は、データ信号の離散値の平均値を、当該基準レベルとして算出してよい。この場合、レベル算出部２２は、十分多数の離散値に基づいて、当該平均値を算出することが好ましい。また、レベル算出部２２は、Ｈレベルを示すデータとＬレベルを示すデータとが略同数の基準データ信号の離散値の平均値を、当該基準レベルとして算出してよい。また、当該基準レベルは、使用者等により予め指定されてもよい。また、レベル算出部２２は、ゼロレベルを、当該基準レベルとしてもよい。本例では、レベル算出部２２は、ゼロレベルを基準レベルとして算出する。

データ遷移エッジ算出部２４は、図４において丸印で示される離散信号に基づいて、データ信号のデータ値が遷移するデータ番号（Ｎｃ０、Ｎｃ１、Ｎｃ２、Ｎｃ３）を算出する。つまり、データ遷移エッジ算出部２４は、離散信号のそれぞれのデータ値が、データ信号の基準レベルを境界として変化するデータ番号を検出する。本例におけるデータ遷移エッジ算出部２４は、離散信号のデータ値の符号が、直前のデータ値の符号から変化するデータ番号を検出する。

また、データ遷移エッジ算出部２４は、整数のデータ番号を検出してよく、実数のデータ番号を算出してもよい。実数のデータ番号を算出する場合、ＡＤ変換器１０は、データ信号を、３種類以上の離散値を有する離散信号に変換する。また、データ遷移エッジ算出部２４は、離散信号においてデータ値が遷移する２つのデータを直線補間し、当該直線が基準レベルと交差するタイミングを算出する。

仮想エッジ算出部２６及び仮想エッジ生成部２８は、エッジの間隔が所定の値より大きい、データ信号のデータ遷移エッジの間に、データレートに応じた略一定の間隔で仮想エッジを設けたクロック信号を生成する。本例では、エッジの間隔が、データレートの１．５倍以上であるデータ遷移エッジの間に、仮想エッジを挿入する。また、エッジの間隔が、データ信号の何ビット分に相当するかを算出し、挿入すべき仮想エッジの個数を算出する。本例では、仮想エッジ算出部２６は、仮想エッジを設けるべきタイミング（Ｎｃｃ１、Ｎｃｃ２、Ｎｃｃ３）を算出し、仮想エッジ生成部２８は、当該タイミングで仮想エッジを生成する。

仮想エッジ算出部２６は、データ遷移エッジ算出部２４が算出した、データ値が遷移するタイミング（データ番号）に基づいて、それぞれのデータ遷移エッジの間隔（Ｎｃ０〜Ｎｃ１、Ｎｃ１〜Ｎｃ２、Ｎｃ２〜Ｎｃ３）を算出する。そして、それぞれのデータ遷移エッジの間隔に挿入すべき仮想エッジの個数を算出する。

例えば、仮想エッジ算出部２６は、算出したそれぞれのエッジ間隔を、データレートで除算し、小数点以下を四捨五入する。そして、当該算出結果から１を減算した値を、当該エッジ間隔に挿入すべき仮想エッジ数として算出する。本例において、データ信号のデータレートをＴとすると、第１のデータ遷移エッジ間隔（Ｎｃ０〜Ｎｃ１）に挿入すべき仮想エッジ数は０であり、第２のデータ遷移エッジ間隔（Ｎｃ１〜Ｎｃ２）に挿入すべき仮想エッジ数は１であり、第３のデータ遷移エッジ間隔（Ｎｃ２〜Ｎｃ３）に挿入すべき仮想エッジ数は２である。

また、仮想エッジ算出部２６は、それぞれのデータ遷移エッジの間に、仮想エッジが略等間隔に配置されるように、それぞれの仮想エッジのタイミングを算出する。例えば、第２のデータ遷移エッジ間隔（Ｎｃ１〜Ｎｃ２）には一つの仮想エッジを挿入するので、仮想エッジ算出部２６は、２つのデータ遷移エッジ（Ｎｃ１及びＮｃ２）の略中央のタイミング（Ｎｃｃ１）を、仮想エッジのタイミングとして算出する。また、第３のデータ遷移エッジ間隔（Ｎｃ２〜Ｎｃ３）には二つの仮想エッジを挿入するので、仮想エッジ算出部２６は、２つのデータ遷移エッジ（Ｎｃ２及びＮｃ３）の間隔を三等分する２つの仮想エッジのタイミング（Ｎｃｃ２、Ｎｃｃ３）を算出する。

仮想エッジ生成部２８は、仮想エッジ算出部２６が算出した仮想エッジのタイミングに応じて、離散信号のデータ値を、データ信号の基準レベルを中心として反転させることにより、仮想エッジを生成する。例えば、図４において、奇数番目の仮想エッジのタイミングから、偶数番目の仮想エッジのタイミングまでの丸印で示される離散データを、三角印で示される反転データに置き換えることにより、点線で示されるそれぞれの仮想エッジを生成してよい。また、離散信号の基準レベルが略ゼロとなるようにレベルシフトした後、奇数番目の仮想エッジのタイミングから、偶数番目の仮想エッジのタイミングまでの離散データに−１を乗算してもよい。

また、上述したこれらの処理においては、奇数番目の仮想エッジのタイミングから、偶数番目の仮想エッジのタイミングまでのデータを反転したが、偶数番目の仮想エッジのタイミングから、奇数番目の仮想エッジのタイミングまでのデータを反転してもよい。

このような処理により、データ信号をクロック信号に変換することができる。このとき、挿入した仮想エッジは、データ遷移エッジの間を線形補間したものであるので、仮想エッジのジッタが、データ遷移エッジのジッタに与える影響は極めて小さい。

図５は、解析信号生成部３０の構成の一例を示す図である。本例における解析信号生成部３０は、ヒルベルト変換部３２を有する。

図６は、解析信号生成部３０の動作の一例を示す図である。ヒルベルト変換部３２は、信号変換部２０が出力するクロック信号をヒルベルト変換する。解析信号生成部３０は、信号変換部２０が出力するクロック信号を実数部とし、ヒルベルト変換部３２が出力する信号を虚数部とする解析信号を出力する。信号変換部２０が、データ信号のデータ遷移エッジのタイミングを維持したクロック信号を生成するので、解析信号生成部３０は、データ信号のデータ遷移エッジの位相情報を維持した解析信号を生成することができる。

解析信号生成部３０は、クロック信号の所定の周波数成分を通過させるフィルタ３４を更に有してよい。例えばフィルタ３４は、クロック信号の基本波周波数成分を通過させてよい。

また、解析信号生成部３０の構成は、図５に示した構成に限られない。クロック信号を実数部とし、当該クロック信号のヒルベルト変換を虚数部とする解析信号を生成できる様々な構成を採用してよい。

図７は、ジッタ測定部４０の構成の一例を示す図である。本例におけるジッタ測定部４０は、瞬時位相算出部４２、位相雑音算出部４４、及びジッタ算出部４６を有する。

図８Ａは、瞬時位相算出部４２及び位相雑音算出部４４の動作の一例を示す図である。瞬時位相算出部４２は、解析信号の実数部と虚数部との逆正接を算出し、クロック信号の瞬時位相を算出する。当該瞬時位相は、例えば図８Ａの点線で示されるように、πからπまでの主値で与えられる。瞬時位相算出部４２は、当該瞬時位相の不連続をアンラップし、図８Ａの実線で示される連続な瞬時位相を算出する。即ち、瞬時位相算出部４２は、不連続な瞬時位相に対し、データ信号の周期に応じて２πを順次加算することにより、連続な瞬時位相を算出する。

位相雑音算出部４４は、瞬時位相算出部４２が算出した連続な瞬時位相から、直線成分を除去する。位相雑音算出部４４は、連続な瞬時位相を、例えば最小二乗法により近似した直線成分を算出し、当該直線成分を除去してよい。当該直線成分は、ジッタが無い場合の瞬時位相に対応するので、当該直線成分と、算出した瞬時位相との差分が、クロック信号の位相雑音成分に対応する。

図８Ｂは、ジッタ算出部４６の動作の一例を示す図である。ジッタ算出部４６は、位相雑音算出部４４が算出した雑音成分を、データ信号のデータ遷移エッジのタイミング（Ｔ１、Ｔ２、Ｔ３）でサンプリングし、当該サンプリング結果に基づいて、データ信号のデータ遷移エッジにおけるジッタを算出してよい。このような処理により、より精度よくジッタを算出することができる。

例えばジッタ算出部４６は、当該サンプリング結果に基づいて、データ信号のデータ遷移エッジにおけるタイミングジッタの実効値を算出してよく、またピークツゥピーク値を算出してもよい。

図９は、ジッタ測定装置１００の構成の他の例を示す図である。本例におけるジッタ測定装置１００は、信号変換部５０、ＡＤ変換器１０、解析信号生成部３０、及びジッタ測定部４０を備える。

図１に関連して説明したジッタ測定装置１００は、ＡＤ変換器１０によりデータ信号を離散信号に変換した後、データ信号をクロック信号に変換する。これに対し、本例におけるジッタ測定装置１００は、データ信号をクロック信号に変換した後、ＡＤ変換器１０によりクロック信号を離散信号に変換する。解析信号生成部３０及びジッタ測定部４０の構成及び動作は、図１に関連して説明したジッタ測定装置１００と同一である。

信号変換部５０は、相補データ生成部５２及び排他的論理和回路５４を有する。相補データ生成部５２は、データ信号を受け取り、データ信号の相補データ信号（complementary data signal)を生成する。相補データ信号とは、データ信号のデータ区間の境界毎に、当該データ区間の境界においてデータ信号のデータ遷移エッジが無いことを条件としてエッジが設けられる信号である。例えば、相補データ信号は、データ信号のエッジと、相補データ信号のエッジとを同一の時間軸に並べた場合に、これらのエッジが略同一の時間間隔で配列される信号であってよい。また、データ信号のデータ区間とは、例えばシリアル伝送されるデータ信号において連続しない一つのデータが保持される時間を指す。また、多値化して伝送されるデータ信号においては、シンボルのデータが保持される時間を指してもよい。つまり、データ区間とは、データ信号のビット間隔であってよく、またシンボル間隔であってもよい。

排他的論理和回路５４は、データ信号と、相補データ信号との排他的論理和を出力する。また、信号変換部５０は、データ信号を受け取ってから排他的論理和回路にデータ信号が入力されるまでの時間と、データ信号を受け取ってから排他的論理和回路に相補データ信号が入力されるまでの時間とのスキューを調整する遅延素子を更に有してもよい。このような構成によっても、データ信号をクロック信号に変換することができる。

図１０は、相補データ生成部５２の構成の一例を示す図である。本例における相補データ生成部５２は、クロック再生器５６、第１のＤフリップフロップ５８、第２のＤフリップフロップ６０、一致検出器６２、第３のＤフリップフロップ６４、及び分周器６６を有する。

図１１Ａは、相補データ生成部５２のクロック再生器５６から一致検出器６２までの動作の一例を示す図である。図１１Ｂは、相補データ生成部５２の一致検出器６２から分周器６６までの動作の一例を示す図である。図１１Ａに示すように、クロック再生器５６は、データ信号に基づいて、データ信号のデータ区間と略同一の周期を有する周期信号を生成する。クロック再生器５６は、ＰＬＬ回路等により、当該周期信号を生成してよい。

第１のＤフリップフロップ５８は、データ信号を、周期信号に応じて取り込み、出力する。第２のＤフリップフロップ６０は、第１のＤフリップフロップ５８が出力する信号を、周期信号に応じて取り込み、出力する。つまり、第２のＤフリップフロップ６０は、第１のＤフリップフロップ５８が出力する信号を、データ信号のデータ区間の１周期分遅延させて出力する。

一致検出器６２は、第１のＤフリップフロップ５８が出力する信号の値と、第２のＤフリップフロップ６０が出力する信号の値とが一致した場合にＨ論理を示す一致信号を出力する。

図１１Ｂに示すように、第３のＤフリップフロップ６４は、一致検出器６２が出力する信号を、周期信号に応じて取り込んで出力し、当該出力信号により内部データがリセットされる。つまり、第３のＤフリップフロップ６４は、周期信号の立ち上がりエッジを受け取ったときに、一致検出器６２から受け取る信号が論理値Ｈを示す場合に、データ信号のデータ区間より短い微少パルス幅のパルスを出力する。

分周器６６は、第３のＤフリップフロップ６４が出力する信号を２分周し、相補データ信号を生成する。ここで２分周とは、図１１Ｂに示すように、第３のＤフリップフロップ６４が出力する信号の立ち上がりエッジ、又は立ち下がりエッジのいずれか一方に応じて論理値が遷移する信号を生成することをいう。

このような構成により、データ信号の相補データ信号を容易に生成することができる。

図１２Ａは、ジッタ測定装置１００の構成の他の例を示す図である。本例におけるデータ測定装置１００は、ＡＤ変換器１０、信号変換部２０、フーリエ変換部７０、及びジッタ測定部８０を備える。ＡＤ変換器１０及び信号変換部２０は、図１に関連して説明したＡＤ変換器１０及び信号変換部２０と同一である。

フーリエ変換部７０は、信号変換部２０が出力するクロック信号を周波数領域のスペクトルに変換する。信号変換部２０が、データ信号のデータ遷移エッジのタイミングを維持したクロック信号を生成するので、フーリエ変換部７０は、データ信号のデータ遷移エッジのジッタ情報を維持したスペクトルを生成することができる。

ジッタ測定部８０は、フーリエ変換部７０が出力するスペクトルにおける、クロック信号の信号成分と、雑音成分との比に基づいて、データ信号のジッタを測定する。例えばジッタ測定部８０は、当該スペクトルにおいて、データ信号のデータレートに対応する周波数成分を信号成分として検出し、所定の周波数成分を雑音成分として検出してよい。当該所定の周波数は、測定すべきジッタ成分の周波数に基づいて、ジッタ測定部８０に予め設定されてよい。

このような構成によっても、低いサンプリングレートでデータ信号を離散化してジッタを精度よく測定することができる。

図１２Ｂは、ジッタ測定装置１００の構成の他の例を示す図である。本例におけるデータ測定装置１００は、信号変換部５０、ＡＤ変換器１０、フーリエ変換部７０、及びジッタ測定部８０を備える。信号変換部５０及びＡＤ変換器１０は、図９に関連して説明した信号変換部５０及びＡＤ変換器１０と同一である。また、フーリエ変換部７０及びジッタ測定部８０は、図１２Ａにおいて説明したフーリエ変換部７０及びジッタ測定部８０と同一である。このような構成によっても、低いサンプリングレートでデータ信号を離散化してジッタを精度よく測定することができる。

図１３は、ＡＤ変換器１０の構成の一例を示す図である。本例におけるＡＤ変換器１０は、一つ又は複数のコンパレータ１２を有する。それぞれのコンパレータ１２は、データ信号を並列に受け取り、それぞれ異なる参照レベルとデータ信号のレベルとを比較する。つまり、ＡＤ変換器１０が一つのコンパレータ１２を有する場合、ＡＤ変換器１０は１ビットの変換器として機能し、複数のコンパレータ１２を有する場合、ＡＤ変換器１０は多ビットの変換器として機能する。

図１４は、ＡＤ変換器１０のビット数と、ジッタ測定装置１００のジッタ測定誤差との関係の一例を示す図である。図１４において横軸はＡＤ変換器１０のビット数を示し、縦軸は測定誤差を示す。また、本例では、図１に関連して説明したジッタ測定装置１００の測定誤差を示す。また、測定誤差は、８ビットのＡＤ変換器１０を用いた場合の測定結果を真値とした測定誤差を示す。

本例では、ＡＤ変換器１０のビット数を、１、１．６、２、３、４、５、６、７としたそれぞれの場合について、測定誤差を求めた。図１４に示すように、ビット数が１の場合であっても、測定誤差は１％以下である。即ち、十分な精度でデータ信号のジッタを測定することができる。

図１５は、コンピュータ１９００のハードウェア構成の一例を示す。コンピュータ１９００は、与えられるプログラムに基づいて、図１から図１４において説明したジッタ測定装置１００を制御する。また、コンピュータ１９００は、図１から図１４において説明した信号変換部２０、解析信号生成部３０、及びジッタ測定部４０の少なくとも一つとして機能してもよい。

コンピュータ１９００が、ジッタ測定装置１００を制御する場合、プログラムは、ジッタ測定装置１００を、図１に関連して説明したジッタ測定装置１００、図９に関連して説明したジッタ測定装置１００、図１２Ａに関連して説明したジッタ測定装置１００、又は図１２Ｂに関連して説明したジッタ測定装置１００のいずれかとして機能させる。

また、コンピュータ１９００が信号変換部２０、解析信号生成部３０、及びジッタ測定部４０の少なくとも一つとして機能する場合、プログラムは、コンピュータ１９００を、ジッタ測定装置１００の信号変換部２０、解析信号生成部３０、及びジッタ測定部４０の少なくとも一つとして機能させ、外部の装置を、ジッタ測定装置１００の他の構成要素として機能させる。

本実施形態に係るコンピュータ１９００は、ＣＰＵ周辺部、入出力部、及びレガシー入出力部を備える。ＣＰＵ周辺部は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有する。入出力部は、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェース２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する。レガシー入出力部は、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有する。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェース２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェース２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

当該プログラムは、コンピュータ１９００にインストールされる。当該プログラムは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００にジッタ測定装置１００を制御させてよい。また、コンピュータ１９００を、信号変換部２０、解析信号生成部３０、及びジッタ測定部４０の少なくとも一つとして機能させてよい。

以上に示したプログラムは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明の（一）側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明の（一）実施形態によれば、比較的低いサンプリングレートでデータ信号を離散化し、且つ精度良くデータ信号のジッタを測定することができるジッタ測定装置、ジッタ測定方法、及び記録媒体を実現できる。

Claims (10)

1. 略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置であって、
   前記データ信号を、前記データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、前記データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、
   前記クロック信号を複素数の解析信号に変換する解析信号生成部と、
   前記解析信号に基づいて、前記データ信号のジッタを測定するジッタ測定部と
   を備え、
   前記信号変換部は、前記データ信号のそれぞれのデータ遷移エッジの間隔が、前記データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けた前記クロック信号を生成し、
   前記信号変換部は、
   前記仮想エッジのタイミングを算出する仮想エッジ算出部と、
   前記仮想エッジのタイミングに応じて、前記データ信号のデータ値を、前記データ信号の略５０％のレベルを中心として反転させることにより、前記仮想エッジを生成する仮想エッジ生成部と
   を有するジッタ測定装置。
2. 前記信号変換部は、エッジの間隔が前記所定の値より大きい、前記データ信号の前記データ遷移エッジの間に、前記データレートに応じた略一定の間隔で前記仮想エッジを設けた前記クロック信号を生成する
   請求項１に記載のジッタ測定装置。
3. 前記データ信号のレベルを、所定のサンプリングレートで離散化した離散信号を、前記信号変換部に入力するＡＤ変換器を更に備える
   請求項１に記載のジッタ測定装置。
4. 前記ジッタ測定部は、
   前記解析信号に基づいて、前記クロック信号の瞬時位相を算出する瞬時位相算出部と、
   前記クロック信号の瞬時位相から直線成分を除去し、前記クロック信号の瞬時位相雑音を算出する位相雑音算出部と、
   前記クロック信号の瞬時位相雑音に基づいて、前記データ信号のジッタを算出するジッタ算出部と
   を有する請求項１に記載のジッタ測定装置。
5. 前記ジッタ算出部は、前記データ信号の前記データ遷移エッジのタイミングに対応する、前記クロック信号の瞬時位相雑音に基づいて、前記データ信号のジッタを算出する
   請求項４に記載のジッタ測定装置。
6. 略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定装置であって、
   前記データ信号を、前記データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、前記データレートと略等しい周期でエッジを有するクロック信号に変換する信号変換部と、
   前記クロック信号を周波数領域のスペクトルに変換するフーリエ変換部と、
   前記スペクトルにおける、測定すべきジッタ成分の周波数の成分を検出するジッタ測定部と
   を備え、
   前記信号変換部は、前記データ信号のそれぞれのデータ遷移エッジの間隔が、前記データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けた前記クロック信号を生成し、
   前記信号変換部は、
   前記仮想エッジのタイミングを算出する仮想エッジ算出部と、
   前記仮想エッジのタイミングに応じて、前記データ信号のデータ値を、前記データ信号の略５０％のレベルを中心として反転させることにより、前記仮想エッジを生成する仮想エッジ生成部と
   を有するジッタ測定装置。
7. 略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定方法であって、
   前記データ信号を、前記データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、前記データレートと略等しい周期でエッジを有するクロック信号に変換し、
   前記クロック信号を複素数の解析信号に変換し、
   前記解析信号に基づいて、前記データ信号のジッタを測定し、
   前記データ信号を前記クロック信号に変換するときにおいて、前記データ信号のそれぞれのデータ遷移エッジの間隔が、前記データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けた前記クロック信号を生成し、
   且つ、
   前記データ信号を前記クロック信号に変換するときにおいて、前記仮想エッジのタイミングを算出し、前記仮想エッジのタイミングに応じて、前記データ信号のデータ値を、前記データ信号の略５０％のレベルを中心として反転させることにより、前記仮想エッジを生成するジッタ測定方法。
8. 略一定のデータレートを有するデータ信号のジッタを測定するジッタ測定方法であって、
   前記データ信号を、前記データ信号のデータ値が遷移するデータ遷移エッジのタイミングを維持して、前記データレートと略等しい周期でエッジを有するクロック信号に変換し、
   前記クロック信号を周波数領域のスペクトルに変換し、
   前記スペクトルにおける、測定すべきジッタ成分の周波数の成分を検出し、
   前記データ信号を前記クロック信号に変換するときにおいて、前記データ信号のそれぞれのデータ遷移エッジの間隔が、前記データレートに応じた所定の値より大きい場合に、当該データ遷移の各エッジのタイミングに基づいて、当該データ遷移のエッジの間を補間する仮想エッジを設けた前記クロック信号を生成し、
   且つ、
   前記データ信号を前記クロック信号に変換するときにおいて、前記仮想エッジのタイミングを算出し、前記仮想エッジのタイミングに応じて、前記データ信号のデータ値を、前記データ信号の略５０％のレベルを中心として反転させることにより、前記仮想エッジを生成するジッタ測定方法。
9. コンピュータを、請求項１から６のいずれか一項に記載のジッタ測定装置として機能させるプログラムを格納した記録媒体。
10. コンピュータを、請求項１から６のいずれか一項に記載のジッタ測定装置として機能させるプログラム。

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