JPH11331136A - デジタル信号処理装置及びそのｎ：１変換回路 - Google Patents

Abstract

(57)【要約】 【課題】１本の信号（入力データ）を入力し、１：ｎ変
換した後、信号処理回路で処理し、再びｎ：１変換して
１本の出力データを正常に出力するデジタル信号処理装
置及びそれに使用するｎ：１変換回路を提供する。 【解決手段】入力デジタルを受ける１：ｎ変換回路１
１、信号処理回路１２及びｎ：１変換回路１３を有す
る。ｎ：１変換回路１３は、ｎ：１変換部１４、ｎ分周
器１５及びこのｎ分周器１５のカウンタをリセットする
微分回路１６を含んでいる。

Description

【発明の詳細な説明】

【０００１】本発明は、デジタルデータ伝送装置等のデ
ジタル信号処理装置及びそのｎ：１変換回路に関する。

【０００２】

【従来の技術】最近のデジタル技術の進歩により、種々
のデジタルデータを高速で処理し、多重化して伝送路を
介して伝送する必要がある。斯かるデジタル信号処理装
置にあっては、入力データを１：ｎ変換回路によりｎ倍
として信号処理回路で処理した後、ｎ：１変換回路で１
／ｎとしてデータを出力する。

【０００３】斯かる従来のデジタル信号処理装置及びそ
れに使用する変換回路の例を図３乃至図６を参照して簡
単に説明する。

【０００４】図３は従来のデジタル処理装置のブロック
図である。図４は、図３のデジタル処理装置に使用され
るｎ：１変換回路の回路図である。図５及び図６は、図
４のｎ：１変換回路の動作を説明するタイミングチャー
トである。

【０００５】図３のデジタル信号処理装置は、入力Ｄａ
ｔａ及びＨｉＣＬＫ（高周波クロック信号）が入力され
る１：ｎ変換回路１、この１：ｎ変換回路１のｎ本の出
力信号及びＬｏＣＬＫ（低周波クロック信号）を受ける
信号処理回路２及び、この信号処理回路２の出力側に接
続されたｎ：１変換回路３を有し、出力データとＨｉＣ
ＬＫを出力する。

【０００６】このｎ：１変換回路３は、図３に示す如
く、ｎ：１変換部３１、ｎ分周器３２及び遅延素子３３
を有する。ｎ分周器３２は、入力されるＨｉＣＬＫを１
／ｎに分周する周知の分周器であり、その出力を遅延素
子３３を介して信号処理回路２の出力と共にｎ：１変換
部３１に入力する。また、このｎ：１変換部３１には、
クロック信号としてＨｉＣＬＫが入力される。

【０００７】次に、図３のデジタル信号処理装置の動作
を説明する。外部から１本の入力ＤａｔａとＨｉＣＬＫ
が１：ｎ変換回路１に入力され、１：ｎ変換回路１内で
入力データを１：ｎに変換し、ｎ本のデータとＬｏＣＬ
Ｋを出力する。

【０００８】１：ｎ変換回路１から出力されたｎ本のデ
ータとＬｏＣＬＫとは、信号処理回路２へ入力され、信
号処理回路２内でデータの終端等の処理を行い、ｎ本の
データを出力する。この信号処理回路２から出力される
ｎ本のデータと外部からのＨｉＣＬＫがｎ：１変換回路
３に入力される。このｎ：１変換回路３に入力されたＨ
ｉＣＬＫは、ｎ：１変換回路３内のｎ分周器３２とｎ：
１変換部３１とに入力される。

【０００９】ｎ分周器３２は、ＨｉＣＬＫをｎ分周して
ＬｏＣＬＫを生成する。生成されたＬｏＣＬＫは、遅延
素子３３を通過してｎ：１変換部３１へ入力される。

【００１０】ｎ：１変換部３１及び関連回路の詳細を図
４に示す。このｎ：１変換部３１には夫々入力ＤＡＴＡ
１乃至ｎが入力されるフリツプフロップ（ＦＦ）３４ａ
〜３４ｎ、ＳＥＬＦＦ３５ａ〜３５ｎ及びＦＦ３６ａ〜
３６ｎと、ｎ分周されたＣＬＫとＨｉＣＬＫが入力され
るＳＥＬ信号生成部３７とを有する。ＦＦ３４ａ〜３４
ｎは、遅延素子であって、データを読み誤らない程度の
大きさに選定されている。このｎ：１変換部は、ｎ本の
データをＦＦ３４ａ〜３４ｎでリタイミングした後、低
速クロックから生成したＳＥＬ信号とＨｉＣＬＫを用い
てｎ：１変換を行い外部へ出力する。

【００１１】ｎ：１変換部３１への入力データ１〜ｎ
は、ｎ分周後のクロックをＦＦ３４ａ〜３４ｎに入力し
てリタイミングされて出力される。ＳＥＬ信号生成部３
７では、ｎ分周後のクロックをＨｉＣＬＫで一度リタニ
ミングした後、その分周後のクロックの立ち下がりエッ
ジを検出し、ＨｉＣＬＫで微分することでＨｉＣＬＫ１
周期分の幅パルスを生成し、更にＨｉＣＬＫでリタイミ
ングしてＳＥＬ信号として出力する。

【００１２】このｎ：１変換回路３は、ＳＥＬ信号によ
るセレクタ（ＳＥＬ）の制御とＨｉＣＬＫにより、図５
に示すタイミングチャートの如く、入力データ１〜ｎを
ｎ：１変換された１本の出力データとして出力される。

【００１３】

【発明が解決しようとする課題】上述したデジタル信号
処理装置のｎ：１変換回路３内のｎ分周器３２はカウン
タである。ＨｉＣＬＫをカウンタに入力し、ｎ分周して
低速クロックとして出力する。このカウンタには、ｎ分
周された後の出力位相を確定する情報が入力されない為
に、ｎ分周された出力クロックの変化点は、ＨｉＣＬＫ
１周期単位のｎ個の位相の中のどの位相になるか確定さ
れない。

【００１４】ｎ：１変換回路内のｎ分周器でｎ分周した
クロックの変化点が、ｎ本のｎ：１変換回路入力信号
（データ１〜ｎ）の変化点とほぼ一致したとき、図４の
ＦＦ３４ａ〜３４ｎでセットアップタイム及びボルドタ
イムがこれないことがある。このような位相関係となっ
た場合、ｎ：１変換が正常にできない。そこで、ｎ分周
したクロックとｎ：１変換部との間に遅延素子を入れ、
ｎ：１変換部の入力で入力信号の変化点とｎ分周したク
ロックの変化点とが一致しないよう調整し、セットアッ
プタイム及びホールドタイムのマーシンをとっていた。

【００１５】しかし、斯かる対処では、部品のばらつき
や温度変化等により十分なセットアップタイム及びホー
ルドタイムがとれず、ｎ：１変換が正しく行えない可能
性があり、従って確実な対策とはなり得ないという問題
があった。また、斯かる変動要素を考慮してセットアッ
プタイム及びホールドタイムを確保できるよう微妙なタ
イミング設計が必要であり、設計が困難であった。

【００１６】図５及び図６は、図４に示したｎ：１変換
回路の各部分の動作を説明するタイクングチャートであ
る。図５の（ａ）乃至（ｍ）は、ｎ：１変換回路が正常
に動作する場合の各部分の動作波形を示す。他方、図６
の（ａ）乃至（ｍ）は、データを読み誤った場合の各部
分の波形を示す。図５の場合は十分なセットアップタイ
ムがとれるが、図６の場合にはＦＦ３４ａ〜３４ｎのう
ちＦＦ３４ｂでｎ分周したクロックに対して十分なセッ
トアップタイムがとれない為に１ビットずれたデータを
読み込み、誤ったデータを出力することを示す。即ち、
波形（ｍ）の出力ＤＡＴＡから明らかな如く、本来２−
０であるべき出力が２−１、また２−１であるべき次の
出力データが２−２となる。そこで、正しくｎ：１変換
されず誤ったデータが出力されることとなる。

【００１７】そこで、本発明の目的は、ｎ分周したクロ
ックの変化点を決めることにより、回路立ち上げ時に位
相が確定し、十分なセットアップタイム及びホールドタ
イムのマージンをとり、常に正常にｎ：１変換した出力
が得られるｎ：１変換回路及びそれを使用するデジタル
信号処理装置を提供することにある。

【００１８】また、本発明の他の目的は、変動要素を考
慮したタイミング設計が不要となり、設計が容易である
デジタル信号処理装置及びそれに使用するｎ：１変換回
路を提供することにある。

【００１９】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるデジタル信号処理装置及びそれに使
用するｎ：１変換回路は、次のような特徴的な構成を備
えている。

【００２０】（１）入力データと高速クロックを受ける
１：ｎ変換回路、該１：ｎ変換回路の出力を受ける信号
処理回路及び該信号処理回路の出力と前記高速クロック
を受け出力データ及び前記高速クロックを出力するｎ：
１変換回路を含むデジタル信号処理装置において、前記
ｎ：１変換回路は、前記低速クロックを前記高速クロッ
クで微分する微分回路を含み、該微分回路の出力で前記
ｎ：１変換回路のｎ分周器をリセットすることを特徴と
するデジタル信号処理装置。

【００２１】（２）前記１：ｎ変換回路は、１本の入力
データを受け、ｎ本の出力データを出力する（１）のデ
ジタル信号処理装置。

【００２２】（３）前記信号処理回路は、前記１：ｎ変
換回路からのｎ本のデータと低速クロックとを受けてデ
ータの終端等の処理を行う（１）又は（２）のデジタル
信号処理装置。

【００２３】（４）ｎ本のデータと高速クロックとを受
け、１本の出力データ及び前記高速クロックを出力する
ｎ：１変換回路において、前記高速クロック及び低速ク
ロックを入力し、該低速クロックを前記高速クロックで
微分する微分回路と、該微分回路の出力でリセットされ
るカウンタを含むｎ分周器と、該ｎ分周器のｎ分周クロ
ック及び前記ｎ本のデータが入力されるｎ：１変換部
と、を備えるｎ：１変換回路。

【００２４】（５）前記低速クロックは、１本の入力デ
ータをｎ本の出力データに変換する１：ｎ変換回路から
の低速クロックである（４）のｎ：１変換回路。

【００２５】

【発明の実施の形態】以下、添付図、特に図１及び図２
を参照して、本発明のデジタル信号処理装置及びそれに
使用するｎ：１変換回路の好適実施形態例を詳細に説明
する。

【００２６】図１は、本発明によるデジタル信号処理装
置の一実施形態例のブロック図であり、図２は図１の各
部分の動作説明用タイミングチャートである。このデジ
タル信号処理装置は、図３の装置と類似する。即ち、入
力ＤＡＴＡ及びＨｉＣＬＫが入力される１：ｎ変換回路
１１と、この１：ｎ変換回路１１のｎ本の出力及びＬｏ
ＣＬＫが入力される信号処理回路１２及びｎ：１変換回
路１３を備える。破線で囲んだｎ：１変換回路１３は、
ｎ：１変換部１４、ｎ分周器１５及び微分回路１６を有
する。

【００２７】図１のデジタル信号処理装置の従来技術と
の相違点は微分回路１６の付加にある。この微分回路１
６は、ＨｉＣＬＫ（高速クロック）と、信号処理回路１
２からのＬｏＣＬＫ（低速クロック）の両ＣＬＫを受け
る。この微分回路１６は、ＬｏＣＬＫをＨｉＣＬＫで微
分することにより、ＬｏＣＬＫ１周期に１回路のＨｉＣ
ＬＫ１周期分のパルスを発生して出力する回路である
（本明細書中では斯かる動作をする回路を微分回路とい
う）。この微分回路１６からの出力パルスは、ｎ：１変
換回路１３内のｎ分周器１５に入力される。

【００２８】次に、ｎ：１変換回路１３の動作を説明す
る。ｎ分周器１５は、従来回路と同様に、ＨｉＣＬＫを
ｎ分周してＬｏＣＬＫ（ｎ分周クロック）を発生するカ
ウンタである。微分回路１６からｎ分周器１５に入力さ
れる出力パルスは、ｎ分周器１５のカウンタをリセット
するリセットパルスとして作用する。即ち、ｎ分周器１
５のカウンタは、ＬｏＣＬＫ１周期毎にリセットされ、
生成されるＬｏＣＬＫの変化点は回路立ち上げにおい
て、常に一定の位相を確立する。

【００２９】ｎ：１変換回路１３のｎ：１変換部１４
は、信号処理回路１２からのｎ本のデジタルを、例え
ば、図４に示す回路構成のＦＦ（フリツプフロップ）３
４ａ〜３４ｎでリタイミングした後、ＬｏＣＬＫから生
成したＳＥＬ信号と、前述したＨｉＣＬＫを用いてｎ：
１変換を行う。このｎ：１変換部１４からの出力ＤＡＴ
ＡがＨｉＣＬＫと共にｎ：１変換回路１３の出力として
出力される。

【００３０】次に、図２のタイミングチャートを参照し
て図１のデジタル信号処理装置、特にそのｎ：１変換回
路１３の動作を説明する。（ａ）は、高速クロックＨｉ
ＣＬＫであり、（ｂ）は信号処理回路１２が出力する低
速クロックＬｏＣＬＫである。（ｃ）〜（ｆ）は、ｎ：
１変換回路１３に信号処理回路１２から出力されるｎ：
１変換回路入力ＤＡＴＡ１〜ｎである。（ｇ）は、前述
した微分回路１６からのリセット（ＲＳＴ）用微分回路
出力である。（ｈ）は、ｎ分周器１５からのｎ分周ＣＬ
Ｋである。また、（ｉ）〜（ｌ）は、ｎ：１変換部１４
を構成する図４に示す如き複数のＦＦ３４ａ〜３４ｎの
出力波形である。（ｍ）は、ＳＥＬ信号波形である。
（ｎ）は、ｎ：１変換回路１３が出力する出力ＤＡＴＡ
を示す。

【００３１】図２のタイミングチャート、即ち波形
（ａ）〜（ｎ）から分かる如く、ｎ：１変換部１４へ入
力される低速クロック、即ち波形（ｈ）のｎ分周ＣＬＫ
は、常にｎ本のデータをＦＦ３４ａ〜３４ｎでリタイミ
ングするのに十分なセットアップタイム及びホールドタ
イムのマージンを確保している為に、常に正常な出力信
号を得ることができる。

【００３２】上述のとおり、本発明のデジタル信号処理
装置のｎ：１変換回路では、ｎ：１変換回路の手前に低
速クロックを高速クロックで微分する微分回路を付加し
たことを特徴とする。この微分回路出力をｎ：１変換回
路内のｎ分周カウンタのリセット信号として使用するの
で、これに使用するＦＦでは常に十分なセットアップタ
イム及びホールドタイムを確保することができ、正常な
ｎ：１変換が実現できる。また、セットアップタイムや
ホールドタイムを確保できるような微妙なタイミング設
計が不要となり、容易な設計が可能になる。

【００３３】尚、本発明は上述した特定実施形態例のみ
に限定されるものではなく、必要に応じて種々の変形変
更が可能であることが当業者には容易に理解できよう。

【００３４】

【発明の効果】本発明のデジタル信号処理装置による
と、ｎ：１変換回路には、ｎ分周クロックの変化点を決
めることにより、回路立ち上げ時に位相が確定でき、十
分なセットアップタイム及びホールドタイムのマージン
をとり、常に正常にｎ：１変換し、信号を出力すること
ができる。従って、変動要素を考慮したタイミング設計
が不要となるので、設計が容易になるという実用上顕著
な効果を有する。

【図面の簡単な説明】

【図１】本発明のデジタル信号処理装置の好適実施形態
のブロック図である。

【図２】図１のデジタル信号処理装置の各部分の動作を
説明する為のタイミングチャートである。

【図３】従来のデジタル信号処理装置のブロック図であ
る。

【図４】ｎ：１変換部のブロック図である。

【図５】ｎ：１変換回路の正常動作時のタイミングチャ
ートである。

【図６】ｎ：１変換回路のデータ読み誤り発生時のタイ
ミングチャートである。

【符号の説明】

１，１１ １：ｎ変換回路 ２，１２ 信号処理回路 ３，１３ ｎ：１変換回路 １４，３１ ｎ：１変換部 １５，３２ ｎ分周器 １６ 微分回路 ３３ 遅延素子

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力データと高速クロックを受ける１：ｎ
   変換回路、該１：ｎ変換回路の出力を受ける信号処理回
   路及び該信号処理回路の出力と前記高速クロックを受け
   出力データ及び前記高速クロックを出力するｎ：１変換
   回路を含むデジタル信号処理装置において、 前記ｎ：１変換回路は、前記低速クロックを前記高速ク
   ロックで微分する微分回路を含み、該微分回路の出力で
   前記ｎ：１変換回路のｎ分周器をリセットすることを特
   徴とするデジタル信号処理装置。
2. 【請求項２】前記１：ｎ変換回路は、１本の入力データ
   を受け、ｎ本の出力データを出力することを特徴とする
   請求項１に記載のデジタル信号処理装置。
3. 【請求項３】前記信号処理回路は、前記１：ｎ変換回路
   からのｎ本のデータと低速クロックとを受けてデータの
   終端等の処理を行うことを特徴とする請求項１又は２に
   記載のデジタル信号処理装置。
4. 【請求項４】ｎ本のデータと高速クロックとを受け、１
   本の出力データ及び前記高速クロックを出力するｎ：１
   変換回路において、 前記高速クロック及び低速クロックを入力し、該低速ク
   ロックを前記高速クロックで微分する微分回路と、 該微分回路の出力でリセットされるカウンタを含むｎ分
   周器と、該ｎ分周器のｎ分周クロック及び前記ｎ本のデ
   ータが入力されるｎ：１変換部と、を備えることを特徴
   とするｎ：１変換回路。
5. 【請求項５】前記低速クロックは、１本の入力データを
   ｎ本の出力データに変換する１：ｎ変換回路からの低速
   クロックであることを特徴とする請求項４に記載のｎ：
   １変換回路。