JPS6025097A - ダイナミツクラム駆動回路 - Google Patents
ダイナミツクラム駆動回路Info
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- JPS6025097A JPS6025097A JP58130843A JP13084383A JPS6025097A JP S6025097 A JPS6025097 A JP S6025097A JP 58130843 A JP58130843 A JP 58130843A JP 13084383 A JP13084383 A JP 13084383A JP S6025097 A JPS6025097 A JP S6025097A
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- Japan
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- dynamic
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はダイナミックラムをより速（駆動するダイナミ
ックラム駆動回路に関するものである。
ックラム駆動回路に関するものである。
第１図は、従来のダイナミックラム（以下ＲＡＭと記す
）駆動回路の構成を示すブロック図である。
）駆動回路の構成を示すブロック図である。
Ｐｇ１図において１，２はダイナミック）ｔ、ＡＭでア
リ、ロウアトＬ／スストロープ１言号（以下ＥＡｓと略
す）、出力制御端子勺（以１ｏｂと略す）アドレス信号
はダイナミック几ＡＭｉ、２に共通に与えられ、−刃列
アドレスストローブ信号（以下στ下と略す）は夕・ｒ
デミツクＲＡＭ １゜２についてそイ１ぞれ異なった信
号が与えられている。
リ、ロウアトＬ／スストロープ１言号（以下ＥＡｓと略
す）、出力制御端子勺（以１ｏｂと略す）アドレス信号
はダイナミック几ＡＭｉ、２に共通に与えられ、−刃列
アドレスストローブ信号（以下στ下と略す）は夕・ｒ
デミツクＲＡＭ １゜２についてそイ１ぞれ異なった信
号が与えられている。
Ａ′↓１図の動作について第２図の波形図を用いて説明
する。第２図はダイナミックＩ（、Ａ ｊ’ｖｌからデ
ータを読み出すサイクルを示している。才すアドレス信
号線上に行アドレス（ロウアドレス）を与えてダイナミ
ックＲＡＭＩ、２共通に与えているＲＡＳ信号を立ち下
げ、その後アドレス信号線上に列アドレス（カラムアド
レス）を与えてダイナミックＲＡＭ１のＣＡＳ１＊号を
立ち下げる。そうするとカラムアクセス時間ｔ ＣＡＣ
だけ遅れてデータ線上にダイナミックｌ（ＡＭ １から
のデータｌが出力される。次にアドレス信号線上に列ア
ドレス２を与えてダイナミックＨＡＭ２のＣＸＸ倍信号
立ち下げれば同様にカラムアクセス時間ｔ ＣＡに’た
け遅れてデータ想上にダイナミック）Ｌ Ａ Ｍ ２か
らのデータ２が出力される。
する。第２図はダイナミックＩ（、Ａ ｊ’ｖｌからデ
ータを読み出すサイクルを示している。才すアドレス信
号線上に行アドレス（ロウアドレス）を与えてダイナミ
ックＲＡＭＩ、２共通に与えているＲＡＳ信号を立ち下
げ、その後アドレス信号線上に列アドレス（カラムアド
レス）を与えてダイナミックＲＡＭ１のＣＡＳ１＊号を
立ち下げる。そうするとカラムアクセス時間ｔ ＣＡＣ
だけ遅れてデータ線上にダイナミックｌ（ＡＭ １から
のデータｌが出力される。次にアドレス信号線上に列ア
ドレス２を与えてダイナミックＨＡＭ２のＣＸＸ倍信号
立ち下げれば同様にカラムアクセス時間ｔ ＣＡに’た
け遅れてデータ想上にダイナミック）Ｌ Ａ Ｍ ２か
らのデータ２が出力される。
このような従来のダイナミック１４ＡＭ駆動回路では迷
度の遅いカラムアクセスタイム１ｃＡｃによって動作が
６（ぬられてしまうという欠点力５あった。したかって
より速い読み川しをしたい場合は、アクセスタイムの知
いダイナミックＲ・Ａ Ｍ；、（必要とする。
度の遅いカラムアクセスタイム１ｃＡｃによって動作が
６（ぬられてしまうという欠点力５あった。したかって
より速い読み川しをしたい場合は、アクセスタイムの知
いダイナミックＲ・Ａ Ｍ；、（必要とする。
〔発明の目的」
本発明の目的は上記した従来技葡の欠点をなくシ、簡単
な回路でより遠くにデータを読み出すダイナミックｕ
Ａ ＰｖＬ駆動回路）Ｉｒ：提供することにある。
な回路でより遠くにデータを読み出すダイナミックｕ
Ａ ＰｖＬ駆動回路）Ｉｒ：提供することにある。
本発明は上記目的を達成するために、ダイナミックＲＡ
ＭＩ 、２のアドレス、かつＲＡＳ。
ＭＩ 、２のアドレス、かつＲＡＳ。
ＣＸ１信号は常に同一のものを与え、同一アドレスから
データを読み出すための出力制御信号を異ならしめてダ
イナミックＲＡＭＩ、２にそれぞれ与えることを特徴と
する。
データを読み出すための出力制御信号を異ならしめてダ
イナミックＲＡＭＩ、２にそれぞれ与えることを特徴と
する。
第３図は本発明の一実施例要部を示すブロック図である
。３１ 、３２はダイナミックＲ＆＋〜４，３３゜３４
は出力軸＃信号、３５はデータ線である。また第３図に
おいてＲＡＳ、Ｃτ下、およびアドレス信号は同一の信
号をそれぞれダイナミック１（。
。３１ 、３２はダイナミックＲ＆＋〜４，３３゜３４
は出力軸＃信号、３５はデータ線である。また第３図に
おいてＲＡＳ、Ｃτ下、およびアドレス信号は同一の信
号をそれぞれダイナミック１（。
ＡＭ３１．３２に供給している。ダイナミックＲＡ式４
３１．３２のデータ出力端子はデータ線３５上でワイア
ードオアされており共通バスとして使用されている。
３１．３２のデータ出力端子はデータ線３５上でワイア
ードオアされており共通バスとして使用されている。
ここで第３図について第４図の波形図を用いて動作已明
する。
する。
まずアドレス信号線上に行アドレスを与えてからダ・ｒ
ナミツク）Ｌ Ａ Ｍ ３１，３２４こ共通に使われて
いるｒτ１信号を・立ち下げる。それ力）らアドレス信
号線上に列アドレスを与えてからダイナミックＲＡＭ３
１．３２に共通に使われているσｌＳ信号を立ち。下げ
る。そうするとカラムアクセス時間ｔＣＡＣだけ遅れて
データ線３５上にダイナミック几ＡＭＩからのデータ１
が出力される。但しこの場合ダイナミックＲＡＭ３１の
出力制御信号σ１１を、ＣＸＸ倍信号立ち下がってから
データが出力されるまでの時間ｔｃＡｃよりも出力制御
信号アクセス時間ｔＯＡｃ１以上前に′Ｌ“レベルにす
る必要がある。このようにすればダイナミックＲＡＭ３
１に列アドレスを与えてからデータ１が出力される才で
の時間は出力制御信号σ１１によらないで単にｔＣＡＣ
だけで決定される。そして几Ａｓ信号、ＣＡＳ信号、お
よびアドレス信号は変えないで、談ず出力制御信号σ１
１を′Ｈ“レベルにしてダイナミックＲＡＭ３１からデ
ータ線３５上へのデータ１の出力を禁止する。続いてダ
イナミック）ｔＡＭ３２の出力制御信号を立ち下げてダ
イナミック１（、ＡＭ３２からデータ線３５上へのデー
タ２の出力を許可する。データ２は出力制御信号σｌ１
ｉ２か立ち下がってからｔＯＡｃ２時間後に出力される
が一般にｔｃＡｃ ＞ ｔｏｈｃの関係にあるので従来
より高速にダイナミックＢ、ＡＭ３２からデータ２が読
めることが可能となる。
ナミツク）Ｌ Ａ Ｍ ３１，３２４こ共通に使われて
いるｒτ１信号を・立ち下げる。それ力）らアドレス信
号線上に列アドレスを与えてからダイナミックＲＡＭ３
１．３２に共通に使われているσｌＳ信号を立ち。下げ
る。そうするとカラムアクセス時間ｔＣＡＣだけ遅れて
データ線３５上にダイナミック几ＡＭＩからのデータ１
が出力される。但しこの場合ダイナミックＲＡＭ３１の
出力制御信号σ１１を、ＣＸＸ倍信号立ち下がってから
データが出力されるまでの時間ｔｃＡｃよりも出力制御
信号アクセス時間ｔＯＡｃ１以上前に′Ｌ“レベルにす
る必要がある。このようにすればダイナミックＲＡＭ３
１に列アドレスを与えてからデータ１が出力される才で
の時間は出力制御信号σ１１によらないで単にｔＣＡＣ
だけで決定される。そして几Ａｓ信号、ＣＡＳ信号、お
よびアドレス信号は変えないで、談ず出力制御信号σ１
１を′Ｈ“レベルにしてダイナミックＲＡＭ３１からデ
ータ線３５上へのデータ１の出力を禁止する。続いてダ
イナミック）ｔＡＭ３２の出力制御信号を立ち下げてダ
イナミック１（、ＡＭ３２からデータ線３５上へのデー
タ２の出力を許可する。データ２は出力制御信号σｌ１
ｉ２か立ち下がってからｔＯＡｃ２時間後に出力される
が一般にｔｃＡｃ ＞ ｔｏｈｃの関係にあるので従来
より高速にダイナミックＢ、ＡＭ３２からデータ２が読
めることが可能となる。
第５図に出力制御信号ＯＥｘ’、ＯＥｚの具体的な発生
手段を示す。第５図において５１はカウンタ回路であり
、ＱＡ、ＱＢ、ＱＣは同カウンタからの出力信号、５２
はデコーダ回路である。
手段を示す。第５図において５１はカウンタ回路であり
、ＱＡ、ＱＢ、ＱＣは同カウンタからの出力信号、５２
はデコーダ回路である。
第５図の動作について第６図の波形図を用いて説明する
。第６図においてクロック入力をカウンタ回路５１で計
数する。カウンタ回路５１の計数出力ＱＡ、ＱＢ、ＱＣ
はそれぞれクロック入力を１／２ 、１／４ 、１／８
分周したものとして出力される。またカウンタ回路５
１のＱｃ出力は、アドレス発生回路のクロック信号とな
るものでＮ ＱＣ出力の周期と１アドレス時間とは同じ
ものである。
。第６図においてクロック入力をカウンタ回路５１で計
数する。カウンタ回路５１の計数出力ＱＡ、ＱＢ、ＱＣ
はそれぞれクロック入力を１／２ 、１／４ 、１／８
分周したものとして出力される。またカウンタ回路５
１のＱｃ出力は、アドレス発生回路のクロック信号とな
るものでＮ ＱＣ出力の周期と１アドレス時間とは同じ
ものである。
これらのカウンタ回路５１からの出力ＱＡ ！ ＱＢ
ＩＱｃ出力をデコーダ回路５２でデコードすれば第６図
に示すような出力制御信号ＯＥＩ、ＯＥ２を得ることが
できる。また出力制御信号ＯＥ１゜ＯＦ２を別の位相に
するにはクロック入力の周波数を変えたり、デコード値
を変えればよく簡単に任意の波形にすることができる。
ＩＱｃ出力をデコーダ回路５２でデコードすれば第６図
に示すような出力制御信号ＯＥＩ、ＯＥ２を得ることが
できる。また出力制御信号ＯＥ１゜ＯＦ２を別の位相に
するにはクロック入力の周波数を変えたり、デコード値
を変えればよく簡単に任意の波形にすることができる。
本発明によれば、アクセスタイムの長いダイナミック１
（、ＡＭでもより速くにデータ＋Ｖｔみ出すことが可能
となる。したがって安価なダイナミックＲＡＭが使用可
能となるという利点がある。
（、ＡＭでもより速くにデータ＋Ｖｔみ出すことが可能
となる。したがって安価なダイナミックＲＡＭが使用可
能となるという利点がある。
またダイナミックｉ（、ＡＭＩ 、２に同一のアドレス
を与えるため、「Ｘ１信号、ＣＡＢ信号の周波数が低い
ものでよく、これらの制（ｉｌ１倍号が大変作りやす＜
７，１’す、各信号間のタイミンク間に余裕がでるの
で信頼性が上がるという利点も有する。
を与えるため、「Ｘ１信号、ＣＡＢ信号の周波数が低い
ものでよく、これらの制（ｉｌ１倍号が大変作りやす＜
７，１’す、各信号間のタイミンク間に余裕がでるの
で信頼性が上がるという利点も有する。
第１図は従来技術によるダイナミック）ｔ、ＡＭ駆動回
路の説明図、第２図は従来技術を説明するための波形図
、第３図は本発明によるダイナミック１４ Ａ Ｍ駆動
回路の一例の説明図、第４図は本発明を説明するための
波形図、ｔｌｃ５図は本発明を説明するためのブロック
図、第６図は本発明の補助説明用波形図である。 ３１・・・ダイナミック几Ａ Ｍ ３２・・・ダイナミックＲＡ Ｍ
路の説明図、第２図は従来技術を説明するための波形図
、第３図は本発明によるダイナミック１４ Ａ Ｍ駆動
回路の一例の説明図、第４図は本発明を説明するための
波形図、ｔｌｃ５図は本発明を説明するためのブロック
図、第６図は本発明の補助説明用波形図である。 ３１・・・ダイナミック几Ａ Ｍ ３２・・・ダイナミックＲＡ Ｍ
Claims (1)
- １、 出力制御端子を具備したダイナミックラムを駆動
するダイナミックラム駆動回路に於て、ｎ系列の出力Ｉ
制御信＋５を発生する出力部」両信号発生手段を設り、
表示読み出し時においてはｎ系列のダイナミックラム全
てに同一時刻に同一アトレスを与え、上記ｎ系列のＵｊ
力制御信号をそれぞれｎ系列のダイナミックラムに与え
、ｎ系列のダイナミックラムの同一アドレスに記憶され
ているデータを読み出す時間そ上１ｉ［２ｎ系列の出力
側＠伯号ζこよって異ならせて耽み出すことを他機とす
るダイナミックラム駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130843A JPS6025097A (ja) | 1983-07-20 | 1983-07-20 | ダイナミツクラム駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130843A JPS6025097A (ja) | 1983-07-20 | 1983-07-20 | ダイナミツクラム駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025097A true JPS6025097A (ja) | 1985-02-07 |
Family
ID=15043991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130843A Pending JPS6025097A (ja) | 1983-07-20 | 1983-07-20 | ダイナミツクラム駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025097A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260949A (ja) * | 1991-01-09 | 1992-09-16 | Mitsubishi Electric Corp | メモリ読み出し装置 |
| JPH09204355A (ja) * | 1996-01-25 | 1997-08-05 | Tokyo Electron Ltd | メモリ読出し方法及びメモリ制御装置 |
| US8732433B2 (en) | 2011-08-26 | 2014-05-20 | Micron Technology, Inc. | Apparatuses and methods for providing data from multiple memories |
| JP2014160433A (ja) * | 2013-02-20 | 2014-09-04 | Micron Technology Inc | 複数のメモリからデータを提供するための装置および方法 |
-
1983
- 1983-07-20 JP JP58130843A patent/JPS6025097A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260949A (ja) * | 1991-01-09 | 1992-09-16 | Mitsubishi Electric Corp | メモリ読み出し装置 |
| JPH09204355A (ja) * | 1996-01-25 | 1997-08-05 | Tokyo Electron Ltd | メモリ読出し方法及びメモリ制御装置 |
| US8732433B2 (en) | 2011-08-26 | 2014-05-20 | Micron Technology, Inc. | Apparatuses and methods for providing data from multiple memories |
| US9043578B2 (en) | 2011-08-26 | 2015-05-26 | Micron Technology, Inc. | Apparatuses and methods for providing data from multiple memories |
| JP2014160433A (ja) * | 2013-02-20 | 2014-09-04 | Micron Technology Inc | 複数のメモリからデータを提供するための装置および方法 |
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