JPH09204355A - メモリ読出し方法及びメモリ制御装置 - Google Patents
メモリ読出し方法及びメモリ制御装置Info
- Publication number
- JPH09204355A JPH09204355A JP3014496A JP3014496A JPH09204355A JP H09204355 A JPH09204355 A JP H09204355A JP 3014496 A JP3014496 A JP 3014496A JP 3014496 A JP3014496 A JP 3014496A JP H09204355 A JPH09204355 A JP H09204355A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- read
- command
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】 複数個の半導体メモリの同一の記憶番地にそ
れぞれ格納されているデータを短い時間で読み出し、メ
モリシステムの性能向上をはかる。 【解決手段】 コントローラ１０は、たとえば８ビット
幅の内部バスＦＤ0 〜7と、全フラッシュ・メモリＦＭ0
〜ＦＭn に共通な各１本の制御線すなわちコマンド・
ラッチ・イネーブル制御線ＦＣＬＥ、アドレス・ラッチ
・イネーブル制御線ＦＡＬＥ、ライト・プロテクト制御
線ＸＦＷＰ、ライト・イネーブル制御線ＸＦＷＥ- およ
びビジー線ＸＦＢＳＹ- と、各々のフラッシュ・メモリ
ＦＭ0 〜ＦＭn に個別的に割り当てられた各（ｎ＋１）
本の制御線すなわちチップ・イネーブル制御線ＸＦＣＥ
0-〜ＸＦＣＥn-およびリード（出力）・イネーブル制御
線ＸＦＲＥ0-〜ＸＦＲＥn-とを介して、各フラッシュ・
メモリＦＭ0 〜ＦＭn に接続されている。内部バスＦＤ
0 〜7 は、コントローラ１０と各フラッシュ・メモリＦ
Ｍ0 〜ＦＭn 間のコマンド、アドレスおよびデータの伝
送に兼用される。
れぞれ格納されているデータを短い時間で読み出し、メ
モリシステムの性能向上をはかる。 【解決手段】 コントローラ１０は、たとえば８ビット
幅の内部バスＦＤ0 〜7と、全フラッシュ・メモリＦＭ0
〜ＦＭn に共通な各１本の制御線すなわちコマンド・
ラッチ・イネーブル制御線ＦＣＬＥ、アドレス・ラッチ
・イネーブル制御線ＦＡＬＥ、ライト・プロテクト制御
線ＸＦＷＰ、ライト・イネーブル制御線ＸＦＷＥ- およ
びビジー線ＸＦＢＳＹ- と、各々のフラッシュ・メモリ
ＦＭ0 〜ＦＭn に個別的に割り当てられた各（ｎ＋１）
本の制御線すなわちチップ・イネーブル制御線ＸＦＣＥ
0-〜ＸＦＣＥn-およびリード（出力）・イネーブル制御
線ＸＦＲＥ0-〜ＸＦＲＥn-とを介して、各フラッシュ・
メモリＦＭ0 〜ＦＭn に接続されている。内部バスＦＤ
0 〜7 は、コントローラ１０と各フラッシュ・メモリＦ
Ｍ0 〜ＦＭn 間のコマンド、アドレスおよびデータの伝
送に兼用される。
Description
【００１０】
【発明の属する技術分野】本発明は、複数個の半導体メ
モリを含むメモリシステムに係り、特にそれら複数個の
半導体メモリの同一の記憶番地にそれぞれ格納されてい
るデータを読み出すための方法および制御装置に関す
る。
モリを含むメモリシステムに係り、特にそれら複数個の
半導体メモリの同一の記憶番地にそれぞれ格納されてい
るデータを読み出すための方法および制御装置に関す
る。
【００２０】
【従来の技術】近年、ハード・ディスクやフロッピー・
ディスク等の磁気メモリに置き換わる半導体メモリとし
て、フラッシュ・メモリ（フラッシュＥＥＰＲＯＭ）が
注目されている。フラッシュ・メモリは、不揮発性で消
費電力が少なく電気的に書き換え可能な半導体メモリで
あり、軽量小型で耐震性が良いため、携帯機器等への用
途が拡大している。
ディスク等の磁気メモリに置き換わる半導体メモリとし
て、フラッシュ・メモリ（フラッシュＥＥＰＲＯＭ）が
注目されている。フラッシュ・メモリは、不揮発性で消
費電力が少なく電気的に書き換え可能な半導体メモリで
あり、軽量小型で耐震性が良いため、携帯機器等への用
途が拡大している。
【００３０】一般に、フラッシュ・メモリを外部記憶装
置に用いるコンピュータ・システムでは、フラッシュ・
メモリ専用のコントローラがあてがわれる。ホストコン
ピュータ（たとえばパソコン）はこのコントローラに対
してデータの書込みや読出しを指示すればよい。コント
ローラは、ホストからの指示（コマンド）を受けてフラ
ッシュ・メモリに対してデータの書込みや読出しを直接
制御し、さらにはフラッシュ・メモリに特有の一括消去
等のメモリ管理を行う。
置に用いるコンピュータ・システムでは、フラッシュ・
メモリ専用のコントローラがあてがわれる。ホストコン
ピュータ（たとえばパソコン）はこのコントローラに対
してデータの書込みや読出しを指示すればよい。コント
ローラは、ホストからの指示（コマンド）を受けてフラ
ッシュ・メモリに対してデータの書込みや読出しを直接
制御し、さらにはフラッシュ・メモリに特有の一括消去
等のメモリ管理を行う。
【００４０】図７に、従来のこの種コンピュータ・シス
テムの一例を示す。このシステムにおいて、１つのコン
トローラ１００および複数個のＮＡＮＤ型フラッシュ・
メモリＦＭ0 〜ＦＭn の各チップは一枚のカード１０２
上に搭載されている。カード１０２がホストコンピュー
タ１０４のカード・スロットに装着され、コントローラ
１００はホストコンピュータ１０４に所定規格のインタ
フェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥイ
ンタフェース１０６で接続される。
テムの一例を示す。このシステムにおいて、１つのコン
トローラ１００および複数個のＮＡＮＤ型フラッシュ・
メモリＦＭ0 〜ＦＭn の各チップは一枚のカード１０２
上に搭載されている。カード１０２がホストコンピュー
タ１０４のカード・スロットに装着され、コントローラ
１００はホストコンピュータ１０４に所定規格のインタ
フェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥイ
ンタフェース１０６で接続される。
【００５０】カード１０２上で、コントローラ１００
は、たとえば８ビット幅の内部バスＦＤ0 〜7 と、全フ
ラッシュ・メモリＦＭ0 〜ＦＭn に共通な各１本の制御
線ＦＣＬＥ、ＦＡＬＥ、ＸＦＷＰ、ＸＦＷＥ- 、ＸＦＲ
Ｅ- およびＸＦＢＳＹ- と、各々のフラッシュ・メモリ
ＦＭ0 〜ＦＭn に個別的に割り当てられた（ｎ＋１）本
の制御線ＸＦＣＥ0-〜ＸＦＣＥn-とを介して、各フラッ
シュ・メモリＦＭ0 〜ＦＭn に接続されている。
は、たとえば８ビット幅の内部バスＦＤ0 〜7 と、全フ
ラッシュ・メモリＦＭ0 〜ＦＭn に共通な各１本の制御
線ＦＣＬＥ、ＦＡＬＥ、ＸＦＷＰ、ＸＦＷＥ- 、ＸＦＲ
Ｅ- およびＸＦＢＳＹ- と、各々のフラッシュ・メモリ
ＦＭ0 〜ＦＭn に個別的に割り当てられた（ｎ＋１）本
の制御線ＸＦＣＥ0-〜ＸＦＣＥn-とを介して、各フラッ
シュ・メモリＦＭ0 〜ＦＭn に接続されている。
【００６０】ここで、上記の共通制御線のうち、ＦＣＬ
Ｅはコマンド・ラッチ・イネーブル制御線、ＦＡＬＥは
アドレス・ラッチ・イネーブル制御線、ＸＦＷＰはライ
ト・プロテクト制御線、ＸＦＷＥ- はライト・イネーブ
ル制御線、ＸＦＲＥ- はリード・イネーブル制御線、Ｘ
ＦＢＳＹ- はビジー線である。また、個別的制御線ＸＦ
ＣＥ0-〜ＸＦＣＥn-はチップ・イネーブル制御線であ
る。
Ｅはコマンド・ラッチ・イネーブル制御線、ＦＡＬＥは
アドレス・ラッチ・イネーブル制御線、ＸＦＷＰはライ
ト・プロテクト制御線、ＸＦＷＥ- はライト・イネーブ
ル制御線、ＸＦＲＥ- はリード・イネーブル制御線、Ｘ
ＦＢＳＹ- はビジー線である。また、個別的制御線ＸＦ
ＣＥ0-〜ＸＦＣＥn-はチップ・イネーブル制御線であ
る。
【００７０】次に、図８のタイミングチャートを参照し
て、このフラッシュ・ディスク・システムにおいてコン
トローラ１００が個々のフラッシュ・メモリＦＭi （i
＝０〜ｎ）からデータを読み出すときの動作を説明す
る。
て、このフラッシュ・ディスク・システムにおいてコン
トローラ１００が個々のフラッシュ・メモリＦＭi （i
＝０〜ｎ）からデータを読み出すときの動作を説明す
る。
【００８０】読出し動作の全時間ＴR を通じて、コント
ローラ１００はチップ・イネーブル制御信号ＸＦＣＥi-
をアクティブ（Ｌレベル）に保持し、当該フラッシュ・
メモリＦＭi をチップ・イネーブル（動作可能）状態に
保つ。
ローラ１００はチップ・イネーブル制御信号ＸＦＣＥi-
をアクティブ（Ｌレベル）に保持し、当該フラッシュ・
メモリＦＭi をチップ・イネーブル（動作可能）状態に
保つ。
【００９０】先ず、コントローラ１００は、コマンド・
ラッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈ
レベル）にして、バスＦＤ0 〜7 上に所定コードの読出
しコマンドＣＭR を送出すると同時に、ライト・イネー
ブル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）とす
る。このコントローラ１００側からのコマンド書込み操
作に応動して、当該フラッシュ・メモリＦＭi は、該読
出しコマンドＣＭR を取り込む。
ラッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈ
レベル）にして、バスＦＤ0 〜7 上に所定コードの読出
しコマンドＣＭR を送出すると同時に、ライト・イネー
ブル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）とす
る。このコントローラ１００側からのコマンド書込み操
作に応動して、当該フラッシュ・メモリＦＭi は、該読
出しコマンドＣＭR を取り込む。
【０１００】次に、コントローラ１００は、アドレス・
ラッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈ
レベル）にして、バスＦＤ0 〜7 上に所定ビット数の読
出しアドレスＡＤR を３回に分割して送出し、その都度
ライト・イネーブル制御信号ＸＦＷＥ- をアクティブ状
態（Ｌレベル）とする。このコントローラ１００からの
アドレス書込み操作に応動して、当該フラッシュ・メモ
リＦＭi は、該アドレスＡＤR を取り込んで、メモリ内
の読出し動作を開始する。
ラッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈ
レベル）にして、バスＦＤ0 〜7 上に所定ビット数の読
出しアドレスＡＤR を３回に分割して送出し、その都度
ライト・イネーブル制御信号ＸＦＷＥ- をアクティブ状
態（Ｌレベル）とする。このコントローラ１００からの
アドレス書込み操作に応動して、当該フラッシュ・メモ
リＦＭi は、該アドレスＡＤR を取り込んで、メモリ内
の読出し動作を開始する。
【０１１０】すなわち、フラッシュ・メモリＦＭi は、
入力した該読出しコマンドＣＭR および読出しアドレス
ＡＤR をデコードし、該読出しアドレスＡＤR で指定さ
れる記憶番地または領域よりデータを読み出し、読み出
したデータを所定の出力ポートまたはバッファにセット
する。このメモリ内の読出し動作には一定の時間ｔRBを
要するため、フラッシュ・メモリＦＭi はこの処理時間
ｔRBの間ビジー信号ＸＦＢＳＹ- をアクティブ（Ｌレベ
ル）に保持して、コントローラ１００に待機させる。
入力した該読出しコマンドＣＭR および読出しアドレス
ＡＤR をデコードし、該読出しアドレスＡＤR で指定さ
れる記憶番地または領域よりデータを読み出し、読み出
したデータを所定の出力ポートまたはバッファにセット
する。このメモリ内の読出し動作には一定の時間ｔRBを
要するため、フラッシュ・メモリＦＭi はこの処理時間
ｔRBの間ビジー信号ＸＦＢＳＹ- をアクティブ（Ｌレベ
ル）に保持して、コントローラ１００に待機させる。
【０１２０】そして、フラッシュ・メモリＦＭi 内の読
出し動作が終了してビジー状態が解除されると（ＸＦＢ
ＳＹ- がＨレベルに戻ると）、コントローラ１００はフ
ラッシュ・メモリＦＭi の出力ポートから読出しデータ
を取り込む動作を開始する。
出し動作が終了してビジー状態が解除されると（ＸＦＢ
ＳＹ- がＨレベルに戻ると）、コントローラ１００はフ
ラッシュ・メモリＦＭi の出力ポートから読出しデータ
を取り込む動作を開始する。
【０１３０】一般にフラッシュ・メモリにおいてデータ
はあるかたまりで書込み／読出しされる。データの読出
しのためにコントローラ１００より当該フラッシュ・メ
モリＦＭi に与えられる読出しアドレスＡＤR は、読出
し元となる記憶番地または領域の読出し開始位置を指定
するアドレス（先頭アドレス）である。しかして、コン
トローラ１００は、リード・イネーブル制御信号ＸＦＲ
Ｅ- を繰り返しアクティブ（Ｌレベル）にして、フラッ
シュ・メモリＦＭi の出力ポートから１バイトずつデー
タをバスＦＤ0 〜7 を介して取り込むことで、読出しア
ドレスＡＤR で指定したフラッシュ・メモリＦＭi 内の
所望の記憶領域からひとかたまりのデータＤＡＴＡR を
読み出す。
はあるかたまりで書込み／読出しされる。データの読出
しのためにコントローラ１００より当該フラッシュ・メ
モリＦＭi に与えられる読出しアドレスＡＤR は、読出
し元となる記憶番地または領域の読出し開始位置を指定
するアドレス（先頭アドレス）である。しかして、コン
トローラ１００は、リード・イネーブル制御信号ＸＦＲ
Ｅ- を繰り返しアクティブ（Ｌレベル）にして、フラッ
シュ・メモリＦＭi の出力ポートから１バイトずつデー
タをバスＦＤ0 〜7 を介して取り込むことで、読出しア
ドレスＡＤR で指定したフラッシュ・メモリＦＭi 内の
所望の記憶領域からひとかたまりのデータＤＡＴＡR を
読み出す。
【０１４０】
【発明が解決しようとする課題】図９に示すように、こ
の種フラッシュ・メモリは、チップ内のメモリアレイが
複数個たとえば５１２個のブロックＢＬ0 〜ＢＬ511 に
分割され、各ブロックＢＬj （ｊ＝０〜５１１）は複数
個たとえば１６個のページまたはセクタＰＧ0 〜ＰＧ15
に分割されている。通常、プログラミング（書込み）や
読出しはページ単位で行われ、消去はブロック単位で行
われる。
の種フラッシュ・メモリは、チップ内のメモリアレイが
複数個たとえば５１２個のブロックＢＬ0 〜ＢＬ511 に
分割され、各ブロックＢＬj （ｊ＝０〜５１１）は複数
個たとえば１６個のページまたはセクタＰＧ0 〜ＰＧ15
に分割されている。通常、プログラミング（書込み）や
読出しはページ単位で行われ、消去はブロック単位で行
われる。
【０１５０】各ページＰＧk （ｋ＝０〜１５）は、所定
容量たとえば５１２パイトのデータ領域と、所定容量た
とえば１６バイトの冗長部とからなる。データ領域が本
来のデータ格納領域である。冗長部は幾つかのフィール
ドに区切られ、その中に「変換テーブルアドレス」領域
が設けられている。この「変換テーブルアドレス」領域
には、ホストコンピュータ１０４からのデータが当該セ
クタに書き込まれる度毎にその書込みに用いられた論理
アドレスが格納される。
容量たとえば５１２パイトのデータ領域と、所定容量た
とえば１６バイトの冗長部とからなる。データ領域が本
来のデータ格納領域である。冗長部は幾つかのフィール
ドに区切られ、その中に「変換テーブルアドレス」領域
が設けられている。この「変換テーブルアドレス」領域
には、ホストコンピュータ１０４からのデータが当該セ
クタに書き込まれる度毎にその書込みに用いられた論理
アドレスが格納される。
【０１６０】ホストコンピュータ１０４側からすればフ
ラッシュ・ディスクの記憶領域を一定のメモリ空間また
はＩ／Ｏ空間と見立てて、論理アドレスでメモリアクセ
スを行うものの、カード１０２内ではコントローラ１０
０がブロック単位で分散的に記憶領域を管理し、物理ア
ドレスでメモリアクセスを行うようにしている。このた
め、論理アドレスと物理アドレスとを対応づけるアドレ
ス変換テーブルがコントローラ１００内蔵のテーブルメ
モリ（ＳＲＡＭ）に形成される。また、現在データが入
っていない空き状態のブロックを登録しておくための空
きブロック・テーブルも同テーブルメモリに形成され
る。
ラッシュ・ディスクの記憶領域を一定のメモリ空間また
はＩ／Ｏ空間と見立てて、論理アドレスでメモリアクセ
スを行うものの、カード１０２内ではコントローラ１０
０がブロック単位で分散的に記憶領域を管理し、物理ア
ドレスでメモリアクセスを行うようにしている。このた
め、論理アドレスと物理アドレスとを対応づけるアドレ
ス変換テーブルがコントローラ１００内蔵のテーブルメ
モリ（ＳＲＡＭ）に形成される。また、現在データが入
っていない空き状態のブロックを登録しておくための空
きブロック・テーブルも同テーブルメモリに形成され
る。
【０１７０】電源投入直後またはリセット解除直後に、
コントローラ１００はアドレス変換テーブルおよび空き
ブロック・テーブルの初期化を行う。こののテーブル初
期化のために、コントローラ１００は、カード１０２内
の全ページにそれぞれ現在割り付けられている論理アド
レスを収集する処理を行う。上記のように、各ページＰ
Ｇk の冗長部には前回の書込みに用いられた論理アドレ
ス（変換テーブルアドレス）が格納（保存）されてい
る。この論理アドレスの上位アドレス部つまり論理ブロ
ックアドレスは、１ブロックＢＬj 内の全てのページＰ
Ｇ0 〜ＰＧ15に共通している。したがって、各ブロック
ＢＬj の代表ページ（普通は先頭ページＰＧ0 ）の冗長
部に蓄積されているデータを読み出せばよく、その中の
論理ブロックアドレスを抽出することで、当該ブロック
ＢＬj 内の全ページＰＧ0 〜ＰＧ15のそれぞれの論理ア
ドレスを割り出すことができる。
コントローラ１００はアドレス変換テーブルおよび空き
ブロック・テーブルの初期化を行う。こののテーブル初
期化のために、コントローラ１００は、カード１０２内
の全ページにそれぞれ現在割り付けられている論理アド
レスを収集する処理を行う。上記のように、各ページＰ
Ｇk の冗長部には前回の書込みに用いられた論理アドレ
ス（変換テーブルアドレス）が格納（保存）されてい
る。この論理アドレスの上位アドレス部つまり論理ブロ
ックアドレスは、１ブロックＢＬj 内の全てのページＰ
Ｇ0 〜ＰＧ15に共通している。したがって、各ブロック
ＢＬj の代表ページ（普通は先頭ページＰＧ0 ）の冗長
部に蓄積されているデータを読み出せばよく、その中の
論理ブロックアドレスを抽出することで、当該ブロック
ＢＬj 内の全ページＰＧ0 〜ＰＧ15のそれぞれの論理ア
ドレスを割り出すことができる。
【０１８０】通常は、最初に全フラッシュ・メモリＦＭ
0 〜ＦＭn のそれぞれの第１ブロックＢＬ0 の先頭ペー
ジＰＧ0 の冗長部のデータを順次読み出し、次に全フラ
ッシュ・メモリＦＭ0 〜ＦＭn のそれぞれの第２ブロッ
クＢＬ1 の先頭ページＰＧ0の冗長部のデータを順次読
み出し、次に全フラッシュ・メモリＦＭ0 〜ＦＭn のそ
れぞれの第３ブロックＢＬ2 の先頭ページＰＧ0 の冗長
部のデータを順次読み出す。以下、後続のブロックＢＬ
3 ，ＢＬ4 ，…についても同様の読出し動作を繰り返
す。
0 〜ＦＭn のそれぞれの第１ブロックＢＬ0 の先頭ペー
ジＰＧ0 の冗長部のデータを順次読み出し、次に全フラ
ッシュ・メモリＦＭ0 〜ＦＭn のそれぞれの第２ブロッ
クＢＬ1 の先頭ページＰＧ0の冗長部のデータを順次読
み出し、次に全フラッシュ・メモリＦＭ0 〜ＦＭn のそ
れぞれの第３ブロックＢＬ2 の先頭ページＰＧ0 の冗長
部のデータを順次読み出す。以下、後続のブロックＢＬ
3 ，ＢＬ4 ，…についても同様の読出し動作を繰り返
す。
【０１９０】従来のこの種フラッシュ・ディスク・シス
テムでは、１つのフラッシュ・メモリＦＭi の第Ｎブロ
ックＢＬN の先頭ページＰＧ0 の冗長部よりデータを読
み出す動作を、上記した図８のタイミングで行う。その
場合、第４フェーズでコントローラ１００は、１６サ
イクルを費やしてフラッシュ・メモリＦＭi の出力ポー
トから１６バイトのデータＤＡＴＡR を取り込むことに
なる。そして、全フラッシュ・メモリＦＭ0 〜ＦＭn の
それぞれの第ＮブロックＢＬN-1 の先頭ページＰＧ0 の
冗長部からデータを順次読み出すために、図８の読出し
サイクルＴR をフラッシュ・メモリの総数に等しい回数
つまり（ｎ＋１）回繰り返していた。
テムでは、１つのフラッシュ・メモリＦＭi の第Ｎブロ
ックＢＬN の先頭ページＰＧ0 の冗長部よりデータを読
み出す動作を、上記した図８のタイミングで行う。その
場合、第４フェーズでコントローラ１００は、１６サ
イクルを費やしてフラッシュ・メモリＦＭi の出力ポー
トから１６バイトのデータＤＡＴＡR を取り込むことに
なる。そして、全フラッシュ・メモリＦＭ0 〜ＦＭn の
それぞれの第ＮブロックＢＬN-1 の先頭ページＰＧ0 の
冗長部からデータを順次読み出すために、図８の読出し
サイクルＴR をフラッシュ・メモリの総数に等しい回数
つまり（ｎ＋１）回繰り返していた。
【０２００】上記のように、この種フラッシュ・メモリ
においては、１回の読出し動作が１つのメモリＦＭi
に対する読出しコマンドの書込み（供給）、１つのメ
モリＦＭi に対する読出しアドレスの書込み（供給）、
メモリＦＭi 内のデータ読出しおよびメモリＦＭi
からコントローラ１００へのデータの転送（取込み）の
４つのフェーズからなり、この中でも第３のフェーズ
の所要時間が長く、１回の読出しサイクルＴR の大部分
を占めている。
においては、１回の読出し動作が１つのメモリＦＭi
に対する読出しコマンドの書込み（供給）、１つのメ
モリＦＭi に対する読出しアドレスの書込み（供給）、
メモリＦＭi 内のデータ読出しおよびメモリＦＭi
からコントローラ１００へのデータの転送（取込み）の
４つのフェーズからなり、この中でも第３のフェーズ
の所要時間が長く、１回の読出しサイクルＴR の大部分
を占めている。
【０２１０】従来のフラッシュ・ディスク・システムで
は、コントローラ１００がカード１０２内の全フラッシ
ュ・メモリＦＭ0 〜ＦＭn の同一の記憶番地をアクセス
するに際して、メモリチップの総数に等しい回数だけ読
出しサイクルＴR を繰り返す結果、全読出し時間は相当
に長びき、ひいては初期化の所要時間が長くなり、メモ
リシステムの性能を低下させる一因となっていた。
は、コントローラ１００がカード１０２内の全フラッシ
ュ・メモリＦＭ0 〜ＦＭn の同一の記憶番地をアクセス
するに際して、メモリチップの総数に等しい回数だけ読
出しサイクルＴR を繰り返す結果、全読出し時間は相当
に長びき、ひいては初期化の所要時間が長くなり、メモ
リシステムの性能を低下させる一因となっていた。
【０２２０】本発明は、かかる従来技術の問題点を解決
するものであり、複数個の半導体メモリの同一の記憶番
地にそれぞれ格納されているデータを短い時間で読み出
し、メモリシステムの性能向上をはかるメモリ読出し方
法およびメモリ制御装置を提供することを目的とする。
するものであり、複数個の半導体メモリの同一の記憶番
地にそれぞれ格納されているデータを短い時間で読み出
し、メモリシステムの性能向上をはかるメモリ読出し方
法およびメモリ制御装置を提供することを目的とする。
【０２３０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうち請求項１記載の発明は、複数個の半
導体メモリの同一の記憶番地にそれぞれ格納されている
データをメモリ制御手段が共通のバスを介して読み出す
ためのメモリ読出し方法において、前記メモリ制御手段
が前記バスを介して前記複数個の半導体メモリに同一の
読出し用コマンドを同時に与える第１のステップと、前
記第１のステップに続けて前記メモリ制御手段が前記バ
スを介して前記複数個の半導体メモリに前記記憶番地を
指定する同一のアドレスを同時に与える第２のステップ
と、前記第１および第２のステップでそれぞれ与えられ
た前記コマンドおよび前記アドレスに応答して前記複数
個の半導体メモリが所定時間内に前記アドレスで指定さ
れた前記記憶番地よりデータを読み出してそれぞれの出
力ポートにセットする第３のステップと、前記所定時間
の経過後に前記メモリ制御手段が前記複数個の半導体メ
モリのそれぞれの出力ポートにセットされている前記読
出しデータを前記バスを介して順次個別的に取り込む第
４のステップとを有することを特徴とする。
めに、本発明のうち請求項１記載の発明は、複数個の半
導体メモリの同一の記憶番地にそれぞれ格納されている
データをメモリ制御手段が共通のバスを介して読み出す
ためのメモリ読出し方法において、前記メモリ制御手段
が前記バスを介して前記複数個の半導体メモリに同一の
読出し用コマンドを同時に与える第１のステップと、前
記第１のステップに続けて前記メモリ制御手段が前記バ
スを介して前記複数個の半導体メモリに前記記憶番地を
指定する同一のアドレスを同時に与える第２のステップ
と、前記第１および第２のステップでそれぞれ与えられ
た前記コマンドおよび前記アドレスに応答して前記複数
個の半導体メモリが所定時間内に前記アドレスで指定さ
れた前記記憶番地よりデータを読み出してそれぞれの出
力ポートにセットする第３のステップと、前記所定時間
の経過後に前記メモリ制御手段が前記複数個の半導体メ
モリのそれぞれの出力ポートにセットされている前記読
出しデータを前記バスを介して順次個別的に取り込む第
４のステップとを有することを特徴とする。
【０２４０】また、請求項２記載の発明は、請求項１記
載の方法において、前記第３のステップの間、前記複数
個の半導体メモリがそれぞれのビジー状態を知らせる所
定の信号を前記メモリ制御手段に与えることを特徴とす
る。
載の方法において、前記第３のステップの間、前記複数
個の半導体メモリがそれぞれのビジー状態を知らせる所
定の信号を前記メモリ制御手段に与えることを特徴とす
る。
【０２５０】また、請求項３記載の発明は、所定のタイ
ミングで与えられた読出し用コマンドおよびアドレスに
応答して所定時間内に前記アドレスで指定された記憶番
地よりデータを読み出して出力ポートにセットするよう
に構成された複数個の半導体メモリに共通のバスを介し
て接続されたメモリ制御装置において、前記複数個の半
導体メモリに前記バスを介して前記読出し用コマンドを
同時に与えるためのコマンド供給手段と、前記複数個の
半導体メモリに前記バスを介して所望のアドレスを同時
に与えるためのアドレス供給手段と、前記所定時間の経
過後に前記複数個の半導体メモリのそれぞれの出力ポー
トにセットされている前記読出しデータを前記バスを介
して順次個別的に取り込むデータ取込み手段と、前記コ
マンドの供給開始から前記読出しデータの取込み完了ま
での全読出し動作時間を通じて前記複数個の半導体メモ
リの各々をチップ・イネーブル状態に保持するチップ・
イネーブル制御手段とを具備することを特徴とする。
ミングで与えられた読出し用コマンドおよびアドレスに
応答して所定時間内に前記アドレスで指定された記憶番
地よりデータを読み出して出力ポートにセットするよう
に構成された複数個の半導体メモリに共通のバスを介し
て接続されたメモリ制御装置において、前記複数個の半
導体メモリに前記バスを介して前記読出し用コマンドを
同時に与えるためのコマンド供給手段と、前記複数個の
半導体メモリに前記バスを介して所望のアドレスを同時
に与えるためのアドレス供給手段と、前記所定時間の経
過後に前記複数個の半導体メモリのそれぞれの出力ポー
トにセットされている前記読出しデータを前記バスを介
して順次個別的に取り込むデータ取込み手段と、前記コ
マンドの供給開始から前記読出しデータの取込み完了ま
での全読出し動作時間を通じて前記複数個の半導体メモ
リの各々をチップ・イネーブル状態に保持するチップ・
イネーブル制御手段とを具備することを特徴とする。
【０２６０】また、請求項４記載の発明は、請求項３記
載の発明の構成のうち、前記コマンド供給手段は、前記
バス上に送出した前記読出し用コマンドを前記複数個の
半導体メモリにコマンドとして識別させるための共通の
コマンド・ラッチ・イネーブル制御線と、前記バス上の
前記読出し用コマンドを前記複数個の半導体メモリに同
時に取り込ませるための共通のライト・イネーブル制御
線とを含むことを特徴とする。
載の発明の構成のうち、前記コマンド供給手段は、前記
バス上に送出した前記読出し用コマンドを前記複数個の
半導体メモリにコマンドとして識別させるための共通の
コマンド・ラッチ・イネーブル制御線と、前記バス上の
前記読出し用コマンドを前記複数個の半導体メモリに同
時に取り込ませるための共通のライト・イネーブル制御
線とを含むことを特徴とする。
【０２７０】また、請求項５記載の発明は、請求項３記
載の発明の構成のうち、前記アドレス供給手段は、前記
バス上に送出した前記アドレスを前記複数個の半導体メ
モリにアドレスとして識別させるための共通のアドレス
・ラッチ・イネーブル制御線と、前記バス上の前記アド
レスを前記複数個の半導体メモリに同時に取り込ませる
ための共通のライト・イネーブル制御線とを含むことを
特徴とする。
載の発明の構成のうち、前記アドレス供給手段は、前記
バス上に送出した前記アドレスを前記複数個の半導体メ
モリにアドレスとして識別させるための共通のアドレス
・ラッチ・イネーブル制御線と、前記バス上の前記アド
レスを前記複数個の半導体メモリに同時に取り込ませる
ための共通のライト・イネーブル制御線とを含むことを
特徴とする。
【０２８０】また、請求項６記載の発明は、請求項３記
載の発明の構成のうち、前記データ取込み手段は、前記
複数個の半導体メモリの各々を個別的に出力イネーブル
状態にするための複数の個別的な出力イネーブル制御線
を含むことを特徴とする。
載の発明の構成のうち、前記データ取込み手段は、前記
複数個の半導体メモリの各々を個別的に出力イネーブル
状態にするための複数の個別的な出力イネーブル制御線
を含むことを特徴とする。
【０２９０】
【発明の実施の形態】以下、図１〜図６を参照して本発
明の実施例を説明する。
明の実施例を説明する。
【０３００】図１は、本発明の一実施例によるフラッシ
ュ・ディスク・システムの構成を示す。このシステムに
おいて、１つのコントローラ１０および複数個（ｎ＋１
個）のＮＡＮＤ型フラッシュ・メモリＦＭ0 〜ＦＭn の
各チップは一枚のカード（フラッシュ・ディスク・カー
ド）１２上に搭載されている。カード１２がホストコン
ピュータ１４のカード・スロットに装着され、コントロ
ーラ１０はホストコンピュータ１４に所定規格のインタ
フェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥイ
ンタフェース１６で接続される。
ュ・ディスク・システムの構成を示す。このシステムに
おいて、１つのコントローラ１０および複数個（ｎ＋１
個）のＮＡＮＤ型フラッシュ・メモリＦＭ0 〜ＦＭn の
各チップは一枚のカード（フラッシュ・ディスク・カー
ド）１２上に搭載されている。カード１２がホストコン
ピュータ１４のカード・スロットに装着され、コントロ
ーラ１０はホストコンピュータ１４に所定規格のインタ
フェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥイ
ンタフェース１６で接続される。
【０３１０】カード１２上で、コントローラ１０は、た
とえば８ビット幅の内部バスＦＤ0〜7 と、全てのフラ
ッシュ・メモリＦＭ0 〜ＦＭn に共通な各１本の制御線
ＦＣＬＥ、ＦＡＬＥ、ＸＦＷＰ、ＸＦＷＥ- およびＸＦ
ＢＳＹ- と、各々のフラッシュ・メモリＦＭ0 〜ＦＭn
に個別的に割り当てられた各（ｎ＋１）本の制御線ＸＦ
ＣＥ0-〜ＸＦＣＥn-、ＸＦＲＥ0-〜ＸＦＲＥn-とを介し
て、各フラッシュ・メモリＦＭ0 〜ＦＭn に接続されて
いる。
とえば８ビット幅の内部バスＦＤ0〜7 と、全てのフラ
ッシュ・メモリＦＭ0 〜ＦＭn に共通な各１本の制御線
ＦＣＬＥ、ＦＡＬＥ、ＸＦＷＰ、ＸＦＷＥ- およびＸＦ
ＢＳＹ- と、各々のフラッシュ・メモリＦＭ0 〜ＦＭn
に個別的に割り当てられた各（ｎ＋１）本の制御線ＸＦ
ＣＥ0-〜ＸＦＣＥn-、ＸＦＲＥ0-〜ＸＦＲＥn-とを介し
て、各フラッシュ・メモリＦＭ0 〜ＦＭn に接続されて
いる。
【０３２０】内部バスＦＤ0 〜7 は、コントローラ１０
と各フラッシュ・メモリＦＭ0 〜ＦＭn 間のコマンド、
アドレスおよびデータの伝送に兼用される。上記共通制
御線のうち、ＦＣＬＥは、バスＦＤ0 〜7 上のコマンド
コードをフラッシュ・メモリＦＭ0 〜ＦＭn にコマンド
として識別させるためのコマンド・ラッチ・イネーブル
制御線である。ＦＡＬＥは、バスＦＤ0 〜7 上のアドレ
スコードをフラッシュ・メモリＦＭ0 〜ＦＭn にアドレ
スとして識別させるためのアドレス・ラッチ・イネーブ
ル制御線である。ＸＦＷＰは、フラッシュ・メモリＦＭ
0 〜ＦＭn に書込みを強制的に禁止させるライト・プロ
テクト制御線である。ＸＦＷＥ- は、バスＦＤ0 〜7 上
のコードまたはデータを各フラッシュ・メモリＦＭ0 〜
ＦＭn に取り込ませるためのライト・イネーブル制御線
である。ＸＦＢＳＹ- は、フラッシュ・メモリＦＭ0 〜
ＦＭn が各々のビジー状態をコントローラ１０に知らせ
るためのビジー線である。
と各フラッシュ・メモリＦＭ0 〜ＦＭn 間のコマンド、
アドレスおよびデータの伝送に兼用される。上記共通制
御線のうち、ＦＣＬＥは、バスＦＤ0 〜7 上のコマンド
コードをフラッシュ・メモリＦＭ0 〜ＦＭn にコマンド
として識別させるためのコマンド・ラッチ・イネーブル
制御線である。ＦＡＬＥは、バスＦＤ0 〜7 上のアドレ
スコードをフラッシュ・メモリＦＭ0 〜ＦＭn にアドレ
スとして識別させるためのアドレス・ラッチ・イネーブ
ル制御線である。ＸＦＷＰは、フラッシュ・メモリＦＭ
0 〜ＦＭn に書込みを強制的に禁止させるライト・プロ
テクト制御線である。ＸＦＷＥ- は、バスＦＤ0 〜7 上
のコードまたはデータを各フラッシュ・メモリＦＭ0 〜
ＦＭn に取り込ませるためのライト・イネーブル制御線
である。ＸＦＢＳＹ- は、フラッシュ・メモリＦＭ0 〜
ＦＭn が各々のビジー状態をコントローラ１０に知らせ
るためのビジー線である。
【０３３０】また、上記個別的制御線のうち、ＸＦＣＥ
0-〜ＸＦＣＥn-は、各フラッシュ・メモリＦＭ0 〜ＦＭ
n を個別的または独立的にチップ・イネーブル状態（動
作可能状態）にするためのチップ・イネーブル制御線で
ある。また、ＸＦＲＥ0-〜ＸＦＲＥn-は、各フラッシュ
・メモリＦＭ0 〜ＦＭn の出力ポートからバスＦＤ0〜7
上に個別的または独立的に読出しデータを出力させる
ためのリード（出力）・イネーブル制御線である。
0-〜ＸＦＣＥn-は、各フラッシュ・メモリＦＭ0 〜ＦＭ
n を個別的または独立的にチップ・イネーブル状態（動
作可能状態）にするためのチップ・イネーブル制御線で
ある。また、ＸＦＲＥ0-〜ＸＦＲＥn-は、各フラッシュ
・メモリＦＭ0 〜ＦＭn の出力ポートからバスＦＤ0〜7
上に個別的または独立的に読出しデータを出力させる
ためのリード（出力）・イネーブル制御線である。
【０３４０】図２に、コントローラ１０の内部の機能的
構成をブロック図で示す。コントローラ１０は、本体イ
ンタフェース部２０、リセット処理部２２、アドレス変
換部２４、コマンド処理部２６、フラッシュ・テーブル
制御部２８、フラッシュ・コマンド発生部３０、エラー
制御部３２およびフラッシュ・インタフェース部３４を
有している。
構成をブロック図で示す。コントローラ１０は、本体イ
ンタフェース部２０、リセット処理部２２、アドレス変
換部２４、コマンド処理部２６、フラッシュ・テーブル
制御部２８、フラッシュ・コマンド発生部３０、エラー
制御部３２およびフラッシュ・インタフェース部３４を
有している。
【０３５０】本体インタフェース部２０は、ホストコン
ピュータ１４から直接書込み／読出し可能な種々のレジ
スタを内蔵しており、ホスト１４のバスに所定規格のイ
ンタフェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤ
Ｅインタフェースで接続される。
ピュータ１４から直接書込み／読出し可能な種々のレジ
スタを内蔵しており、ホスト１４のバスに所定規格のイ
ンタフェースたとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤ
Ｅインタフェースで接続される。
【０３６０】このホストインタフェースにおいて、ホス
ト１４から本体インタフェース部２０内の各レジスタを
選択するために、アドレス信号Ａ0 〜10と制御信号ＸＣ
Ｅ1〜2 が用いられる。アドレスマップのメモリ空間と
Ｉ／Ｏ空間の選択に、ＸＲＥＧが用いられる。メモリ空
間の書込み／読出しには制御信号ＸＷＥ- ／ＸＯＥ-が
用いられ、Ｉ／Ｏ空間の書込み／読出しには制御信号Ｘ
ＩＯＷＲ- ／ＸＩＯＲＤ- が用いられる。本体インタフ
ェース部２０からホスト１４に対しては、割込み要求信
号ＸＩＲＥＱ- 、入力アクノリッジ信号ＸＩＮＰＡＣＫ
- 等が発せられる。本体インタフェース部２０には、ホ
スト１４からのコマンドをデコードする回路も含まれて
いる。
ト１４から本体インタフェース部２０内の各レジスタを
選択するために、アドレス信号Ａ0 〜10と制御信号ＸＣ
Ｅ1〜2 が用いられる。アドレスマップのメモリ空間と
Ｉ／Ｏ空間の選択に、ＸＲＥＧが用いられる。メモリ空
間の書込み／読出しには制御信号ＸＷＥ- ／ＸＯＥ-が
用いられ、Ｉ／Ｏ空間の書込み／読出しには制御信号Ｘ
ＩＯＷＲ- ／ＸＩＯＲＤ- が用いられる。本体インタフ
ェース部２０からホスト１４に対しては、割込み要求信
号ＸＩＲＥＱ- 、入力アクノリッジ信号ＸＩＮＰＡＣＫ
- 等が発せられる。本体インタフェース部２０には、ホ
スト１４からのコマンドをデコードする回路も含まれて
いる。
【０３７０】リセット処理部２２は、外部からのリセッ
ト信号たとえばＸＰＯＮＲＳＴに応動してコントローラ
１０内の各部をリセット状態にする処理のほか、リセッ
ト解除後の初期化の処理を制御する。
ト信号たとえばＸＰＯＮＲＳＴに応動してコントローラ
１０内の各部をリセット状態にする処理のほか、リセッ
ト解除後の初期化の処理を制御する。
【０３８０】アドレス変換部２４は、ホスト１４側が指
定してくるＣＨＳ（シリンダ・ヘッド・セクタ）モード
の論理アドレスをフラッシュ・ディスク内のＬＢＡ（論
理ブロック・アドレス）モードの論理アドレスに変換す
る。
定してくるＣＨＳ（シリンダ・ヘッド・セクタ）モード
の論理アドレスをフラッシュ・ディスク内のＬＢＡ（論
理ブロック・アドレス）モードの論理アドレスに変換す
る。
【０３９０】コマンド処理部２６は、本体インタフェー
ス部２０でデコードされたホスト１４からのコマンドを
実行するため、コントローラ１０内の各部を制御する。
ス部２０でデコードされたホスト１４からのコマンドを
実行するため、コントローラ１０内の各部を制御する。
【０４００】フラッシュ・テーブル制御部２８は、リセ
ット処理部２２やコマンド処理部２６等からの要求によ
り、アドレス変換テーブルおよび空きブロック・テーブ
ルの初期化ないし作成を行うとともに、ホスト１４から
のコマンドに応動してテーブルの検索ないし更新を行
う。フラッシュ・テーブル制御部２８には、たとえばＳ
ＲＡＭからなる揮発性のテーブル・メモリが設けられ、
このメモリ上にアドレス変換テーブルおよび空きブロッ
ク・テーブルが構築される。
ット処理部２２やコマンド処理部２６等からの要求によ
り、アドレス変換テーブルおよび空きブロック・テーブ
ルの初期化ないし作成を行うとともに、ホスト１４から
のコマンドに応動してテーブルの検索ないし更新を行
う。フラッシュ・テーブル制御部２８には、たとえばＳ
ＲＡＭからなる揮発性のテーブル・メモリが設けられ、
このメモリ上にアドレス変換テーブルおよび空きブロッ
ク・テーブルが構築される。
【０４１０】フラッシュ・コマンド発生部３０は、フラ
ッシュ・テーブル制御部２８やコマンド処理部２６等か
らの要求により、フラッシュ・メモリＦＭ0 〜ＦＭn に
対するコマンドコードおよびアドレス信号を発生する。
ッシュ・テーブル制御部２８やコマンド処理部２６等か
らの要求により、フラッシュ・メモリＦＭ0 〜ＦＭn に
対するコマンドコードおよびアドレス信号を発生する。
【０４２０】エラー制御部３２は、書込み／読出し時の
ＥＣＣ（Error Checking and Correction ）処理を実行
する。
ＥＣＣ（Error Checking and Correction ）処理を実行
する。
【０４３０】フラッシュ・インタフェース部３４は、上
記の共通バスＦＤ0 〜7 および各種制御線（ＦＣＬＥ、
ＦＡＬＥ等）を介してフラッシュ・メモリＦＭ0 〜ＦＭ
n とデータおよび信号をやりとりする入出力ポートであ
り、共通バスＦＤ0 〜7 上でコマンド、アドレスおよび
データを異なるタイミングで多重化するタイミング制御
機能を有している。
記の共通バスＦＤ0 〜7 および各種制御線（ＦＣＬＥ、
ＦＡＬＥ等）を介してフラッシュ・メモリＦＭ0 〜ＦＭ
n とデータおよび信号をやりとりする入出力ポートであ
り、共通バスＦＤ0 〜7 上でコマンド、アドレスおよび
データを異なるタイミングで多重化するタイミング制御
機能を有している。
【０４４０】図３に、各フラッシュ・メモリＦＭi （ｉ
＝０〜ｎ）の内部の構成例を示す。
＝０〜ｎ）の内部の構成例を示す。
【０４５０】図３において、フラッシュ・メモリ・アレ
イ４０は、マトリクス状に配置された多数のメモリ・セ
ルから構成されている。たとえば、図９のように１チッ
プのフラッシュ・メモリＦＭi が５１２個のブロックＢ
Ｌ0 〜ＢＬ511 を有し、各ブロックＢＬj （ｊ＝０〜５
１１）は１６個のページまたはページＰＧ0 〜ＰＧ15か
らなり、各ページＰＧk （ｋ＝０〜１５）が５１２バイ
トのデータ領域と１６バイトの冗長部とからなる場合、
メモリ・アレイ４０は８１９２（１６×５１２）行×５
２８（５１２＋１６）列のメモリ・セルから構成され、
３２メガバイトの記憶容量を有する。
イ４０は、マトリクス状に配置された多数のメモリ・セ
ルから構成されている。たとえば、図９のように１チッ
プのフラッシュ・メモリＦＭi が５１２個のブロックＢ
Ｌ0 〜ＢＬ511 を有し、各ブロックＢＬj （ｊ＝０〜５
１１）は１６個のページまたはページＰＧ0 〜ＰＧ15か
らなり、各ページＰＧk （ｋ＝０〜１５）が５１２バイ
トのデータ領域と１６バイトの冗長部とからなる場合、
メモリ・アレイ４０は８１９２（１６×５１２）行×５
２８（５１２＋１６）列のメモリ・セルから構成され、
３２メガバイトの記憶容量を有する。
【０４６０】フラッシュ・メモリ・アレイ４０は、ペー
ジレジスタ４２およびゲート回路４４を介して１ページ
（５２８バイト）容量のＩ／Ｏバッファ４６に電気的に
接続されており、メモリ・アレイ４０とＩ／Ｏバッファ
４６との間でページ単位の並列的なデータ転送が行われ
るようになっている。このフラッシュ・メモリＦＭiで
は、Ｉ／Ｏバッファ４２が実質上の出力ポートを構成す
る。
ジレジスタ４２およびゲート回路４４を介して１ページ
（５２８バイト）容量のＩ／Ｏバッファ４６に電気的に
接続されており、メモリ・アレイ４０とＩ／Ｏバッファ
４６との間でページ単位の並列的なデータ転送が行われ
るようになっている。このフラッシュ・メモリＦＭiで
は、Ｉ／Ｏバッファ４２が実質上の出力ポートを構成す
る。
【０４７０】バスＦＤ0 〜7 上のコマンド、アドレスま
たはデータは、クローバル・バッファ４８を介してそれ
ぞれコマンド・レジスタ５０、Ｘ，Ｙアドレス・バッフ
ァ５２，５４およびＩ／Ｏバッファ４６にラッチされ
る。
たはデータは、クローバル・バッファ４８を介してそれ
ぞれコマンド・レジスタ５０、Ｘ，Ｙアドレス・バッフ
ァ５２，５４およびＩ／Ｏバッファ４６にラッチされ
る。
【０４８０】コマンド・レジスタ５０は、入力したコマ
ンドをデコードした上でアドレス・バッファ５２，５４
ないしアドレス・デコーダ５６，５８およびＩ／Ｏバッ
ファ４６を制御する。
ンドをデコードした上でアドレス・バッファ５２，５４
ないしアドレス・デコーダ５６，５８およびＩ／Ｏバッ
ファ４６を制御する。
【０４９０】Ｘアドレス・バッファ５２は行アドレスＡ
ＤX を取り込み、Ｘアドレス・デコーダ５６はこの行ア
ドレスＡＤX をデコードしてアレイ４０内の指定（選
択）された行（ページ）をアクティブにする。Ｙアドレ
ス・バッファ５４は、列アドレスＡＤY を取り込み、Ｙ
アドレス・デコーダ５８はこの列アドレスＡＤY をデコ
ードしてアレイ４０内の指定（選択）された列のデータ
を転送するようゲート回路４４を制御する。
ＤX を取り込み、Ｘアドレス・デコーダ５６はこの行ア
ドレスＡＤX をデコードしてアレイ４０内の指定（選
択）された行（ページ）をアクティブにする。Ｙアドレ
ス・バッファ５４は、列アドレスＡＤY を取り込み、Ｙ
アドレス・デコーダ５８はこの列アドレスＡＤY をデコ
ードしてアレイ４０内の指定（選択）された列のデータ
を転送するようゲート回路４４を制御する。
【０５００】制御回路６０は、コントローラ１０からの
制御信号ＦＣＬＥ、ＦＡＬＥ、ＦＷＰ、ＸＦＣＥi-、Ｘ
ＦＷＥ- 、ＸＦＲＥi-を入力し、各制御信号に応動して
各部を制御する。出力ドライバ６２は、Ｉ／Ｏバッファ
４６にセットされている読出しデータをバスＦＤ0 〜7
上に送出する際にバスラインを駆動する。
制御信号ＦＣＬＥ、ＦＡＬＥ、ＦＷＰ、ＸＦＣＥi-、Ｘ
ＦＷＥ- 、ＸＦＲＥi-を入力し、各制御信号に応動して
各部を制御する。出力ドライバ６２は、Ｉ／Ｏバッファ
４６にセットされている読出しデータをバスＦＤ0 〜7
上に送出する際にバスラインを駆動する。
【０５１０】次に、図４のタイミングチャートにつき、
本実施例においてコントローラ１０が個々のフラッシュ
・メモリＦＭi にデータを書き込むときの動作を説明す
る。一般に、フラッシュ・メモリＦＭi に対するデータ
の書込みはページ単位で行われる。
本実施例においてコントローラ１０が個々のフラッシュ
・メモリＦＭi にデータを書き込むときの動作を説明す
る。一般に、フラッシュ・メモリＦＭi に対するデータ
の書込みはページ単位で行われる。
【０５２０】書込みサイクルＴW の全期間を通じて、コ
ントローラ１０はチップ・イネーブル制御信号ＸＦＣＥ
i-をアクティブ（Ｌレベル）に保持し、当該フラッシュ
・メモリＦＭi をチップ・イネーブル（動作可能）状態
に保つ。
ントローラ１０はチップ・イネーブル制御信号ＸＦＣＥ
i-をアクティブ（Ｌレベル）に保持し、当該フラッシュ
・メモリＦＭi をチップ・イネーブル（動作可能）状態
に保つ。
【０５３０】先ず、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードのデータ
入力コマンドＣＭS を送出すると同時に、ライト・イネ
ーブル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）と
する。このコントローラ１０側からのコマンド書込み操
作に応動して、当該フラッシュ・メモリＦＭi はバスＦ
Ｄ0 〜7 上の該データ入力コマンドＣＭS を取り込んで
コマンド・レジスタ５０にラッチする。
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードのデータ
入力コマンドＣＭS を送出すると同時に、ライト・イネ
ーブル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）と
する。このコントローラ１０側からのコマンド書込み操
作に応動して、当該フラッシュ・メモリＦＭi はバスＦ
Ｄ0 〜7 上の該データ入力コマンドＣＭS を取り込んで
コマンド・レジスタ５０にラッチする。
【０５４０】次に、コントローラ１０は、アドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の書込
みアドレスＡＤW を３回に分割して送出し、その都度ラ
イト・イネーブル制御信号ＸＦＷＥ- をアクティブ状態
（Ｌレベル）とする。
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の書込
みアドレスＡＤW を３回に分割して送出し、その都度ラ
イト・イネーブル制御信号ＸＦＷＥ- をアクティブ状態
（Ｌレベル）とする。
【０５５０】このコントローラ１０からのアドレス書込
み操作に応動して、当該フラッシュ・メモリＦＭi はバ
スＦＤ0 〜7 上の該書込みアドレスＡＤW を取り込んで
アドレス・バッファ５２，５４にラッチする。この書込
みアドレスＡＤW は、当該フラッシュ・メモリＦＭi 内
で書込み先となる記憶番地または領域の書込み開始位置
を指定するアドレス（先頭アドレス）である。
み操作に応動して、当該フラッシュ・メモリＦＭi はバ
スＦＤ0 〜7 上の該書込みアドレスＡＤW を取り込んで
アドレス・バッファ５２，５４にラッチする。この書込
みアドレスＡＤW は、当該フラッシュ・メモリＦＭi 内
で書込み先となる記憶番地または領域の書込み開始位置
を指定するアドレス（先頭アドレス）である。
【０５６０】次に、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥおよびアドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをそれぞれ非アクテ
ィブ（Ｌレベル）にした状態で、バスＦＤ0 〜7 上に１
バイトずつ書込みデータＤＡＴＡW を送出し、その都度
ライト・イネーブル制御信号ＸＦＷＥ- をアクティブ状
態（Ｌレベル）とする。フラッシュ・メモリＦＭi は、
ライト・イネーブル制御信号ＸＦＷＥ- に応動してバス
ＦＤ0 〜7 上のデータＤＡＴＡW を１バイトずつ取り込
んでＩ／Ｏバッファ４６に格納する。
ッチ・イネーブル制御信号ＦＣＬＥおよびアドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをそれぞれ非アクテ
ィブ（Ｌレベル）にした状態で、バスＦＤ0 〜7 上に１
バイトずつ書込みデータＤＡＴＡW を送出し、その都度
ライト・イネーブル制御信号ＸＦＷＥ- をアクティブ状
態（Ｌレベル）とする。フラッシュ・メモリＦＭi は、
ライト・イネーブル制御信号ＸＦＷＥ- に応動してバス
ＦＤ0 〜7 上のデータＤＡＴＡW を１バイトずつ取り込
んでＩ／Ｏバッファ４６に格納する。
【０５７０】次に、コントローラ１０は、再びコマンド
・ラッチ・イネーブル制御信号ＦＣＬＥをアクティブ
（Ｈレベル）にして、バスＦＤ0 〜7 上に所定コードの
プログラム・コマンドＣＭP を送出すると同時に、ライ
ト・イネーブル制御信号ＸＦＷＥ- をアクティブ（Ｌレ
ベル）とする。このコントローラ１０からのコマンド書
込み操作に応動して、フラッシュ・メモリＦＭi はバス
ＦＤ0 〜7 上の該プログラム・コマンドＣＭP を取り込
んでコマンド・レジスタ５０にラッチし、プログラミン
グ動作を開始する。
・ラッチ・イネーブル制御信号ＦＣＬＥをアクティブ
（Ｈレベル）にして、バスＦＤ0 〜7 上に所定コードの
プログラム・コマンドＣＭP を送出すると同時に、ライ
ト・イネーブル制御信号ＸＦＷＥ- をアクティブ（Ｌレ
ベル）とする。このコントローラ１０からのコマンド書
込み操作に応動して、フラッシュ・メモリＦＭi はバス
ＦＤ0 〜7 上の該プログラム・コマンドＣＭP を取り込
んでコマンド・レジスタ５０にラッチし、プログラミン
グ動作を開始する。
【０５８０】すなわち、フラッシュ・メモリＦＭi は、
該プログラム・コマンドＣＭP をデコードし、該書込み
アドレスＡＤW で指定されるフラッシュ・メモリ・アレ
イ４０内の記憶番地または領域に、Ｉ／Ｏバッファ４６
に取り込まれているデータＤＡＴＡW を書き込む。この
メモリ内のデータ書込み動作には一定の時間ｔWBを要
し、フラッシュ・メモリＦＭi はこの処理時間ｔWBの間
ビジー信号ＸＦＢＳＹ-をアクティブ（Ｌレベル）に保
持する。そして、メモリ内の書込み動作が終了した時
に、ビジー信号ＸＦＢＳＹ- を非アクティブ（Ｈレベ
ル）に戻す。これで、フラッシュ・メモリＦＭi に対す
る１回のデータ書込みが完了する。
該プログラム・コマンドＣＭP をデコードし、該書込み
アドレスＡＤW で指定されるフラッシュ・メモリ・アレ
イ４０内の記憶番地または領域に、Ｉ／Ｏバッファ４６
に取り込まれているデータＤＡＴＡW を書き込む。この
メモリ内のデータ書込み動作には一定の時間ｔWBを要
し、フラッシュ・メモリＦＭi はこの処理時間ｔWBの間
ビジー信号ＸＦＢＳＹ-をアクティブ（Ｌレベル）に保
持する。そして、メモリ内の書込み動作が終了した時
に、ビジー信号ＸＦＢＳＹ- を非アクティブ（Ｈレベ
ル）に戻す。これで、フラッシュ・メモリＦＭi に対す
る１回のデータ書込みが完了する。
【０５９０】次に、図５のタイミングチャートにつき、
本実施例においてコントローラ１０が各フラッシュ・メ
モリＦＭi の任意の記憶番地からデータを読み出すとき
の通常の動作を説明する。
本実施例においてコントローラ１０が各フラッシュ・メ
モリＦＭi の任意の記憶番地からデータを読み出すとき
の通常の動作を説明する。
【０６００】この通常の読出し動作は、従来のフラッシ
ュ・ディスク・システム（図７）における読出しの動作
（図８）とほとんど同じである。ただし、従来のシステ
ムでは、全てのフラッシュ・メモリＦＭ0 〜ＦＭn に対
して共通の１本のリード（出力）・イネーブル制御信号
（制御線）ＸＦＲＥ- が用いられるのに対して、本実施
例のシステムでは、個々のフラッシュ・メモリＦＭi に
対して個別的に割り当てられた複数本のリード（出力）
・イネーブル制御信号（制御線）ＸＦＲＥ0-〜ＸＦＲＥ
n-が用いられる点に、違いがある。
ュ・ディスク・システム（図７）における読出しの動作
（図８）とほとんど同じである。ただし、従来のシステ
ムでは、全てのフラッシュ・メモリＦＭ0 〜ＦＭn に対
して共通の１本のリード（出力）・イネーブル制御信号
（制御線）ＸＦＲＥ- が用いられるのに対して、本実施
例のシステムでは、個々のフラッシュ・メモリＦＭi に
対して個別的に割り当てられた複数本のリード（出力）
・イネーブル制御信号（制御線）ＸＦＲＥ0-〜ＸＦＲＥ
n-が用いられる点に、違いがある。
【０６１０】次に、本実施例のフラッシュ・ディスク・
システムにおいて、コントローラ１０がアドレス変換テ
ーブルおよび空きブロック・テーブルの初期化のために
全てのフラッシュ・メモリＦＭ0 〜ＦＭn の同一の記憶
番地（冗長部）からデータを一斉に読み出すときの動作
を説明する。
システムにおいて、コントローラ１０がアドレス変換テ
ーブルおよび空きブロック・テーブルの初期化のために
全てのフラッシュ・メモリＦＭ0 〜ＦＭn の同一の記憶
番地（冗長部）からデータを一斉に読み出すときの動作
を説明する。
【０６２０】本実施例のフラッシュ・ディスク・システ
ムでは、電源投入直後またはリセット解除直後に、コン
トローラ１０内でアドレス変換テーブルおよび空きブロ
ック・テーブルが初期化される。これらのテーブルの初
期化のために、コントローラ１０は、全てのフラッシュ
・メモリＦＭ0 〜ＦＭn 内の各ブロックＢＬ0 〜ＢＬ51
1 の先頭ページＰＧ0 の冗長部に蓄積または保存されて
いるデータ（その中に「変換テーブルアドレス」のフィ
ールドがある）を読み出す。
ムでは、電源投入直後またはリセット解除直後に、コン
トローラ１０内でアドレス変換テーブルおよび空きブロ
ック・テーブルが初期化される。これらのテーブルの初
期化のために、コントローラ１０は、全てのフラッシュ
・メモリＦＭ0 〜ＦＭn 内の各ブロックＢＬ0 〜ＢＬ51
1 の先頭ページＰＧ0 の冗長部に蓄積または保存されて
いるデータ（その中に「変換テーブルアドレス」のフィ
ールドがある）を読み出す。
【０６３０】このために、最初に全フラッシュ・メモリ
ＦＭ0 〜ＦＭn のそれぞれの第１ブロックＢＬ0 の先頭
ページＰＧ0 の冗長部のデータを順次読み出し、次いで
全フラッシュ・メモリＦＭ0 〜ＦＭn のそれぞれの第２
ブロックＢＬ1 の先頭ページＰＧ0 の冗長部のデータを
順次読み出し、次いで全フラッシュ・メモリＦＭ0 〜Ｆ
Ｍn のそれぞれの第３ブロックＢＬ2 の先頭ページＰＧ
0 の冗長部のデータを順次読み出す。以下、後続のブロ
ックＢＬ3 ，ＢＬ4 ，…についても同様の読出し動作を
繰り返す。
ＦＭ0 〜ＦＭn のそれぞれの第１ブロックＢＬ0 の先頭
ページＰＧ0 の冗長部のデータを順次読み出し、次いで
全フラッシュ・メモリＦＭ0 〜ＦＭn のそれぞれの第２
ブロックＢＬ1 の先頭ページＰＧ0 の冗長部のデータを
順次読み出し、次いで全フラッシュ・メモリＦＭ0 〜Ｆ
Ｍn のそれぞれの第３ブロックＢＬ2 の先頭ページＰＧ
0 の冗長部のデータを順次読み出す。以下、後続のブロ
ックＢＬ3 ，ＢＬ4 ，…についても同様の読出し動作を
繰り返す。
【０６４０】ここで、図６のタイミングチャートにつ
き、本システムでコントローラ１０がフラッシュ・メモ
リＦＭ0 〜ＦＭn 内の任意の第（ｊ＋１）ブロックＢＬ
j の先頭ページＰＧ0 の冗長部から一斉にデータを読み
出すときの動作を説明する。
き、本システムでコントローラ１０がフラッシュ・メモ
リＦＭ0 〜ＦＭn 内の任意の第（ｊ＋１）ブロックＢＬ
j の先頭ページＰＧ0 の冗長部から一斉にデータを読み
出すときの動作を説明する。
【０６５０】この一斉読出しサイクルＴSRの全期間R を
通じて、コントローラ１０は、全てのチップ・イネーブ
ル制御信号ＸＦＣＥ0-〜ＸＦＣＥn-をアクティブ（Ｌレ
ベル）に保持し、全てのフラッシュ・メモリＦＭ0 〜Ｆ
Ｍn をチップ・イネーブル状態に保つ。
通じて、コントローラ１０は、全てのチップ・イネーブ
ル制御信号ＸＦＣＥ0-〜ＸＦＣＥn-をアクティブ（Ｌレ
ベル）に保持し、全てのフラッシュ・メモリＦＭ0 〜Ｆ
Ｍn をチップ・イネーブル状態に保つ。
【０６６０】先ず、コントローラ１０は、コマンド・ラ
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードの読出し
コマンドＣＭR を送出すると同時に、ライト・イネーブ
ル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）とす
る。このコントローラ１０からのコマンド書込み操作に
応動して、全てのフラッシュ・メモリＦＭ0 〜ＦＭn が
バスＦＤ0 〜7 上から該読出しコマンドＣＭR を同時に
取り込んで、各々のコマンド・レジスタ５０にラッチす
る。
ッチ・イネーブル制御信号ＦＣＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定コードの読出し
コマンドＣＭR を送出すると同時に、ライト・イネーブ
ル制御信号ＸＦＷＥ- をアクティブ（Ｌレベル）とす
る。このコントローラ１０からのコマンド書込み操作に
応動して、全てのフラッシュ・メモリＦＭ0 〜ＦＭn が
バスＦＤ0 〜7 上から該読出しコマンドＣＭR を同時に
取り込んで、各々のコマンド・レジスタ５０にラッチす
る。
【０６７０】次に、コントローラ１０は、アドレス・ラ
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の読出
しアドレスＡＤR を３回に分割して送出し、その都度ラ
イト・イネーブル制御信号ＸＦＷＥ- をアクティブ状態
（Ｌレベル）とする。この読出しアドレスＡＤR は、読
出し元となる記憶番地または領域の読出し開始位置を指
定するアドレス（先頭アドレス）、つまり各フラッシュ
・メモリＦＭ0 〜ＦＭn 内の第（ｊ＋１）ブロックＢＬ
j の先頭ページＰＧ0 の冗長部の先頭位置を指定するア
ドレスである。
ッチ・イネーブル制御信号ＦＡＬＥをアクティブ（Ｈレ
ベル）にして、バスＦＤ0 〜7 上に所定ビット数の読出
しアドレスＡＤR を３回に分割して送出し、その都度ラ
イト・イネーブル制御信号ＸＦＷＥ- をアクティブ状態
（Ｌレベル）とする。この読出しアドレスＡＤR は、読
出し元となる記憶番地または領域の読出し開始位置を指
定するアドレス（先頭アドレス）、つまり各フラッシュ
・メモリＦＭ0 〜ＦＭn 内の第（ｊ＋１）ブロックＢＬ
j の先頭ページＰＧ0 の冗長部の先頭位置を指定するア
ドレスである。
【０６８０】このコントローラ１０からのアドレス書込
み操作に応動して、全てのフラッシュ・メモリＦＭ0 〜
ＦＭn がバスＦＤ0 〜7 上から該読出しアドレスＡＤR
を同時に取り込んで、一斉にメモリ内の読出し動作を開
始する。
み操作に応動して、全てのフラッシュ・メモリＦＭ0 〜
ＦＭn がバスＦＤ0 〜7 上から該読出しアドレスＡＤR
を同時に取り込んで、一斉にメモリ内の読出し動作を開
始する。
【０６９０】すなわち、全てのフラッシュ・メモリＦＭ
0 〜ＦＭn が、入力した該読出しコマンドＣＭR および
読出しアドレスＡＤR をデコードし、読出しアドレスＡ
ＤRで指定されるフラッシュ・メモリ・アレイ４０内の
記憶領域（ページ冗長部）より１６バイト分のデータＤ
ＡＴＡ0R〜ＤＡＴＡnRを読み出し、読み出したデータＤ
ＡＴＡ0R〜ＤＡＴＡnRをＩ／Ｏバッファ４６に転送（セ
ット）する。このメモリ内の読出し動作には一定の時間
ｔRBを要するため、各々のフラッシュ・メモリＦＭ0 〜
ＦＭn はこの処理時間ｔRBの間ビジー信号ＸＦＢＳＹ-
をアクティブ（Ｌレベル）に保持する。
0 〜ＦＭn が、入力した該読出しコマンドＣＭR および
読出しアドレスＡＤR をデコードし、読出しアドレスＡ
ＤRで指定されるフラッシュ・メモリ・アレイ４０内の
記憶領域（ページ冗長部）より１６バイト分のデータＤ
ＡＴＡ0R〜ＤＡＴＡnRを読み出し、読み出したデータＤ
ＡＴＡ0R〜ＤＡＴＡnRをＩ／Ｏバッファ４６に転送（セ
ット）する。このメモリ内の読出し動作には一定の時間
ｔRBを要するため、各々のフラッシュ・メモリＦＭ0 〜
ＦＭn はこの処理時間ｔRBの間ビジー信号ＸＦＢＳＹ-
をアクティブ（Ｌレベル）に保持する。
【０７００】そして、全フラッシュ・メモリＦＭ0 〜Ｆ
Ｍn 内の読出し動作がほぼ同時に終了してビジー状態が
一斉に解除されると（ＸＦＢＳＹ- がＨレベルに戻る
と）、コントローラ１０は各々のフラッシュ・メモリＦ
Ｍ0 〜ＦＭn のＩ／Ｏバッファ４６にセットされている
読出しデータＤＡＴＡ0R〜ＤＡＴＡnRの取込みまたは回
収に取り掛かる。
Ｍn 内の読出し動作がほぼ同時に終了してビジー状態が
一斉に解除されると（ＸＦＢＳＹ- がＨレベルに戻る
と）、コントローラ１０は各々のフラッシュ・メモリＦ
Ｍ0 〜ＦＭn のＩ／Ｏバッファ４６にセットされている
読出しデータＤＡＴＡ0R〜ＤＡＴＡnRの取込みまたは回
収に取り掛かる。
【０７１０】この読出しデータの回収はたとえば次のよ
うにして行う。先ず、第１のフラッシュ・メモリＦＭ0
に割り当てられているリード（出力）・イネーブル制御
信号ＸＦＲＥ0-のみを一定周期で繰り返し（１６回）ア
クティブ（Ｌレベル）にすることにより、第１のフラッ
シュ・メモリＦＭ0 のＩ／Ｏバッファ４６より１バイト
ずつ（合計で１６バイトの）読出しデータＤＡＴＡ0Rを
バスＦＤ0 〜7 を介して取り込む。
うにして行う。先ず、第１のフラッシュ・メモリＦＭ0
に割り当てられているリード（出力）・イネーブル制御
信号ＸＦＲＥ0-のみを一定周期で繰り返し（１６回）ア
クティブ（Ｌレベル）にすることにより、第１のフラッ
シュ・メモリＦＭ0 のＩ／Ｏバッファ４６より１バイト
ずつ（合計で１６バイトの）読出しデータＤＡＴＡ0Rを
バスＦＤ0 〜7 を介して取り込む。
【０７２０】次に、第２のフラッシュ・メモリＦＭ1 に
対するリード（出力）・イネーブル制御信号ＸＦＲＥ1-
のみを一定周期で繰り返し（１６回）アクティブ（Ｌレ
ベル）にすることにより、第２のフラッシュ・メモリＦ
Ｍ1 のＩ／Ｏバッファ４６より１バイトずつ（合計で１
６バイトの）読出しデータＤＡＴＡ1RをバスＦＤ0 〜7
を介して取り込む。
対するリード（出力）・イネーブル制御信号ＸＦＲＥ1-
のみを一定周期で繰り返し（１６回）アクティブ（Ｌレ
ベル）にすることにより、第２のフラッシュ・メモリＦ
Ｍ1 のＩ／Ｏバッファ４６より１バイトずつ（合計で１
６バイトの）読出しデータＤＡＴＡ1RをバスＦＤ0 〜7
を介して取り込む。
【０７３０】後続のフラッシュ・メモリＦＭ2 ，ＦＭ3
，…についても上記と同様な操作を繰り返し、最後に
第（ｎ＋１）のフラッシュ・メモリＦＭn に対するリー
ド（出力）・イネーブル制御信号ＸＦＲＥn-のみを一定
周期で繰り返し（１６回）アクティブ（Ｌレベル）にす
ることにより、このフラッシュ・メモリＦＭn のＩ／Ｏ
バッファ４６より１バイトずつ（合計で１６バイトの）
読出しデータＤＡＴＡnRをバスＦＤ0 〜7 を介して取り
込む。なお、コントローラ１０にフラッシュ・メモリＦ
Ｍ0 〜ＦＭn の読出しデータＤＡＴＡ0R〜ＤＡＴＡnRが
取り込まれる順序は、任意に設定することができる。
，…についても上記と同様な操作を繰り返し、最後に
第（ｎ＋１）のフラッシュ・メモリＦＭn に対するリー
ド（出力）・イネーブル制御信号ＸＦＲＥn-のみを一定
周期で繰り返し（１６回）アクティブ（Ｌレベル）にす
ることにより、このフラッシュ・メモリＦＭn のＩ／Ｏ
バッファ４６より１バイトずつ（合計で１６バイトの）
読出しデータＤＡＴＡnRをバスＦＤ0 〜7 を介して取り
込む。なお、コントローラ１０にフラッシュ・メモリＦ
Ｍ0 〜ＦＭn の読出しデータＤＡＴＡ0R〜ＤＡＴＡnRが
取り込まれる順序は、任意に設定することができる。
【０７４０】上記のようにして、１回の読出しサイクル
ＴSRで、全てのフラッシュ・メモリＦＭ0 〜ＦＭn 内の
任意の第（ｊ＋１）ブロックＢＬj の先頭ページＰＧ0
の冗長部から一斉にデータを読み出すことができる。
ＴSRで、全てのフラッシュ・メモリＦＭ0 〜ＦＭn 内の
任意の第（ｊ＋１）ブロックＢＬj の先頭ページＰＧ0
の冗長部から一斉にデータを読み出すことができる。
【０７５０】アドレス変換テーブルおよび空きブロック
・テーブルの初期化においては、読出しアドレスＡＤW
を逐次更新して上記のような読出しサイクルＴSRを所定
回数（１メモリ内のブロックの総数に等しい回数：この
例では５１２回）繰り返すことになる。実際には、ブロ
ック内の確認検査のため、各ブロックＢＬj の先頭ペー
ジＰＧ0 だけでなく、末尾ページＰＧ15の冗長部のデー
タをも読み出すことがある。したがって、その場合は、
上記の読出しサイクルＴSRを２倍（１０２４回）繰り返
すことになる。
・テーブルの初期化においては、読出しアドレスＡＤW
を逐次更新して上記のような読出しサイクルＴSRを所定
回数（１メモリ内のブロックの総数に等しい回数：この
例では５１２回）繰り返すことになる。実際には、ブロ
ック内の確認検査のため、各ブロックＢＬj の先頭ペー
ジＰＧ0 だけでなく、末尾ページＰＧ15の冗長部のデー
タをも読み出すことがある。したがって、その場合は、
上記の読出しサイクルＴSRを２倍（１０２４回）繰り返
すことになる。
【０７６０】本実施例のフラッシュ・ディスク・システ
ムにおいて全てのフラッシュ・メモリＦＭ0 〜ＦＭn の
同一の記憶番地または領域からデータを一斉に読み出す
ための読出しサイクルＴSRは、全てのメモリＦＭ0 〜
ＦＭn に対する読出しコマンドの書込み（供給）、全
てのメモリＦＭ0 〜ＦＭn に対する読出しアドレスの書
込み（供給）、全てのメモリＦＭ0 〜ＦＭn における
データの読出し、および-0〜-n各々のメモリＦＭ0
〜ＦＭn からコントローラ１０への順次個別的（択一
的）な読出しデータの転送（取込み）の４つのフェーズ
からなり、これらのフェーズのうち第１、第２および第
３のフェーズ，，は全てのメモリＦＭ0 〜ＦＭn
について共通（同時）に行われる。
ムにおいて全てのフラッシュ・メモリＦＭ0 〜ＦＭn の
同一の記憶番地または領域からデータを一斉に読み出す
ための読出しサイクルＴSRは、全てのメモリＦＭ0 〜
ＦＭn に対する読出しコマンドの書込み（供給）、全
てのメモリＦＭ0 〜ＦＭn に対する読出しアドレスの書
込み（供給）、全てのメモリＦＭ0 〜ＦＭn における
データの読出し、および-0〜-n各々のメモリＦＭ0
〜ＦＭn からコントローラ１０への順次個別的（択一
的）な読出しデータの転送（取込み）の４つのフェーズ
からなり、これらのフェーズのうち第１、第２および第
３のフェーズ，，は全てのメモリＦＭ0 〜ＦＭn
について共通（同時）に行われる。
【０７７０】したがって、これら共通（同時）フェーズ
，，の所要時間をＴF とすると、従来のシステム
（図７）と比較して、ほぼＴF ×ｎの時間が短縮（節
減）されることになる。ここで、ｎはメモリＦＭ0 〜Ｆ
Ｍn の総数（ｎ＋１）から１を減じた数である。これら
共通フェーズの所要時間ＴF （特にフェーズの所要時
間）は比較的長いうえ、一般のフラッシュ・ディスク・
システムでは１つのコントローラに１０個（チップ）程
度のフラッシュ・メモリが接続されるため、本実施例に
おける時間短縮効果は極めて大きい。しかも、アドレス
変換テーブルおよび空きブロック・テーブルの初期化で
は、上記のように読出しサイクルＴSRが多数回（５１２
回あるいは１０２４回）繰り返される。したがって、初
期化の所要時間が大幅に短縮され、システム性能が著し
く向上する。
，，の所要時間をＴF とすると、従来のシステム
（図７）と比較して、ほぼＴF ×ｎの時間が短縮（節
減）されることになる。ここで、ｎはメモリＦＭ0 〜Ｆ
Ｍn の総数（ｎ＋１）から１を減じた数である。これら
共通フェーズの所要時間ＴF （特にフェーズの所要時
間）は比較的長いうえ、一般のフラッシュ・ディスク・
システムでは１つのコントローラに１０個（チップ）程
度のフラッシュ・メモリが接続されるため、本実施例に
おける時間短縮効果は極めて大きい。しかも、アドレス
変換テーブルおよび空きブロック・テーブルの初期化で
は、上記のように読出しサイクルＴSRが多数回（５１２
回あるいは１０２４回）繰り返される。したがって、初
期化の所要時間が大幅に短縮され、システム性能が著し
く向上する。
【０７８０】上記実施例におけるフラッシュ・ディスク
・システムの構成、特にフラッシュ・メモリＦＭi 内部
の構成やコントローラ１０内部の構成は一例であり、本
発明は１つのコントローラまたはＣＰＵに共通のバスを
介して複数個のフラッシュ・メモリを接続する任意のメ
モリシステムに適用可能である。また、フラッシュ・メ
モリと同等の読出し動作を行う他の半導体メモリであっ
ても可能である。
・システムの構成、特にフラッシュ・メモリＦＭi 内部
の構成やコントローラ１０内部の構成は一例であり、本
発明は１つのコントローラまたはＣＰＵに共通のバスを
介して複数個のフラッシュ・メモリを接続する任意のメ
モリシステムに適用可能である。また、フラッシュ・メ
モリと同等の読出し動作を行う他の半導体メモリであっ
ても可能である。
【０７９０】
【発明の効果】以上説明したように、本発明のメモリ読
出し方法またはメモリ制御装置によれば、コントローラ
が複数個の半導体メモリの同一の記憶番地または領域に
それぞれ蓄積されているデータを共通のバスを介して読
み出すに際して、読出し用コマンドおよび読出しアドレ
スの供給ないしメモリ内のデータ読出しの動作を全ての
メモリについて共通（同時）に行い、読出しデータの取
込みだけを各メモリについて順次個別的に行うようにし
たので、全読出し時間を大幅に短縮し、メモリシステム
の性能を大きく向上させることができる。
出し方法またはメモリ制御装置によれば、コントローラ
が複数個の半導体メモリの同一の記憶番地または領域に
それぞれ蓄積されているデータを共通のバスを介して読
み出すに際して、読出し用コマンドおよび読出しアドレ
スの供給ないしメモリ内のデータ読出しの動作を全ての
メモリについて共通（同時）に行い、読出しデータの取
込みだけを各メモリについて順次個別的に行うようにし
たので、全読出し時間を大幅に短縮し、メモリシステム
の性能を大きく向上させることができる。
【図１】本発明の一実施例によるフラッシュ・ディスク
・システムの構成を示すブロック図である。
・システムの構成を示すブロック図である。
【図２】実施例におけるコントローラの内部の機能的構
成を示すブロック図である。
成を示すブロック図である。
【図３】実施例におけるフラッシュ・メモリの内部の構
成例を示す。
成例を示す。
【図４】実施例においてコントローラが個々のフラッシ
ュ・メモリにデータを書き込むときの動作を示すタイミ
ング図である。
ュ・メモリにデータを書き込むときの動作を示すタイミ
ング図である。
【図５】実施例においてコントローラが個々のフラッシ
ュ・メモリからデータを読み出すときの動作を示すタイ
ミング図である。
ュ・メモリからデータを読み出すときの動作を示すタイ
ミング図である。
【図６】実施例においてコントローラが全てのフラッシ
ュ・メモリの同一の記憶領域からデータを一斉に読み出
すときの動作を示すタイミング図である。
ュ・メモリの同一の記憶領域からデータを一斉に読み出
すときの動作を示すタイミング図である。
【図７】従来のフラッシュ・ディスク・システムの構成
を示すブロック図である。
を示すブロック図である。
【図８】従来のシステムにおいてコントローラが個々の
フラッシュ・メモリからデータを読み出すときの動作を
示すタイミング図である。
フラッシュ・メモリからデータを読み出すときの動作を
示すタイミング図である。
【図９】一般的なフラッシュ・メモリ内の記憶領域のフ
ォーマットを示す図である。
ォーマットを示す図である。
１０ コントローラ １２ フラッシュ・ディスク・カード １４ ホストコンピュータ ２０ 本体インタフェース部 ２２ リセット処理部 ２４ アドレス変換部 ２６ コマンド処理部 ２８ フラッシュ・テーブル制御部 ３０ フラッシュ・コマンド発生部 ３４ フラッシュ・インタフェース部 ＦＭ0 〜ＦＭn フラッシュ・メモリ ＦＤ0 〜7 内部（共通）バス ＦＣＬＥ コマンド・ラッチ・イネーブル制御線 ＦＡＬＥ アドレス・ラッチ・イネーブル制御線 ＸＦＢＳＹ- ビジー線 ＸＦＷＥ- ライト・イネーブル制御線 ＸＦＣＥ0-〜ＸＦＣＥn- チップ・イネーブル制御線 ＸＦＲＥ0-〜ＸＦＲＥn- リード（出力）・イネーブ
ル制御線
ル制御線
Claims (6)
- 【請求項１】 複数個の半導体メモリの同一の記憶番地
にそれぞれ格納されているデータをメモリ制御手段が共
通のバスを介して読み出すためのメモリ読出し方法にお
いて、 前記メモリ制御手段が前記バスを介して前記複数個の半
導体メモリに同一の読出し用コマンドを同時に与える第
１のステップと、 前記第１のステップに続けて前記メモリ制御手段が前記
バスを介して前記複数個の半導体メモリに前記記憶番地
を指定する同一のアドレスを同時に与える第２のステッ
プと、 前記第１および第２のステップでそれぞれ与えられた前
記コマンドおよび前記アドレスに応答して前記複数個の
半導体メモリが所定時間内に前記アドレスで指定された
前記記憶番地よりデータを読み出してそれぞれの出力ポ
ートにセットする第３のステップと、 前記所定時間の経過後に前記メモリ制御手段が前記複数
個の半導体メモリのそれぞれの出力ポートにセットされ
ている前記読出しデータを前記バスを介して順次個別的
に取り込む第４のステップとを有することを特徴とする
メモリ読出し方法。 - 【請求項２】 前記第３のステップの間、前記複数個の
半導体メモリがそれぞれのビジー状態を知らせる所定の
信号を前記メモリ制御手段に与える請求項１に記載のメ
モリ読出し方法。 - 【請求項３】 所定のタイミングで与えられた読出し用
コマンドおよびアドレスに応答して所定時間内に前記ア
ドレスで指定された記憶番地よりデータを読み出して出
力ポートにセットするように構成された複数個の半導体
メモリに共通のバスを介して接続されたメモリ制御装置
において、 前記複数個の半導体メモリに前記バスを介して前記読出
し用コマンドを同時に与えるためのコマンド供給手段
と、 前記複数個の半導体メモリに前記バスを介して所望のア
ドレスを同時に与えるためのアドレス供給手段と、 前記所定時間の経過後に前記複数個の半導体メモリのそ
れぞれの出力ポートにセットされている前記読出しデー
タを前記バスを介して順次個別的に取り込むデータ取込
み手段と、 前記コマンドの供給開始から前記読出しデータの取込み
完了までの全読出し動作時間を通じて前記複数個の半導
体メモリの各々をチップ・イネーブル状態に保持するチ
ップ・イネーブル制御手段とを具備することを特徴とす
るメモリ制御装置。 - 【請求項４】 前記コマンド供給手段は、前記バス上に
送出した前記読出し用コマンドを前記複数個の半導体メ
モリにコマンドとして識別させるための共通のコマンド
・ラッチ・イネーブル制御線と、前記バス上の前記読出
し用コマンドを前記複数個の半導体メモリに同時に取り
込ませるための共通のライト・イネーブル制御線とを含
むことを特徴とする請求項３に記載のメモリ制御装置。 - 【請求項５】 前記アドレス供給手段は、前記バス上に
送出した前記アドレスを前記複数個の半導体メモリにア
ドレスとして識別させるための共通のアドレス・ラッチ
・イネーブル制御線と、前記バス上の前記アドレスを前
記複数個の半導体メモリに同時に取り込ませるための共
通のライト・イネーブル制御線とを含むことを特徴とす
る請求項３に記載のメモリ制御装置。 - 【請求項６】 前記データ取込み手段は、前記複数個の
半導体メモリの各々を個別的に出力イネーブル状態にす
るための複数の個別的な出力イネーブル制御線を含むこ
とを特徴とする請求項３に記載のメモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014496A JP3289101B2 (ja) | 1996-01-25 | 1996-01-25 | フラッシュ・ディスク・システムの初期化方法及び装置 |
| KR1019970002071A KR100359414B1 (ko) | 1996-01-25 | 1997-01-24 | 데이타독출/기록방법및그를이용한메모리제어장치및시스템 |
| US08/789,544 US6131139A (en) | 1996-01-25 | 1997-01-27 | Apparatus and method of simultaneously reading and writing data in a semiconductor device having a plurality of flash memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014496A JP3289101B2 (ja) | 1996-01-25 | 1996-01-25 | フラッシュ・ディスク・システムの初期化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09204355A true JPH09204355A (ja) | 1997-08-05 |
| JP3289101B2 JP3289101B2 (ja) | 2002-06-04 |
Family
ID=12295577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014496A Expired - Fee Related JP3289101B2 (ja) | 1996-01-25 | 1996-01-25 | フラッシュ・ディスク・システムの初期化方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289101B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798696B2 (en) | 2001-12-04 | 2004-09-28 | Renesas Technology Corp. | Method of controlling the operation of non-volatile semiconductor memory chips |
| JP2006119954A (ja) * | 2004-10-22 | 2006-05-11 | Renesas Technology Corp | メモリカードシステムおよびメモリカード |
| JP2016536694A (ja) * | 2013-08-13 | 2016-11-24 | マイクロン テクノロジー， インク． | 自律的メモリ検索のための方法及びシステム |
| US10003675B2 (en) | 2013-12-02 | 2018-06-19 | Micron Technology, Inc. | Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data |
| US10319729B2 (en) | 2014-01-22 | 2019-06-11 | Micron Technology, Inc. | Methods and apparatuses with vertical strings of memory cells and support circuitry |
| US11586577B2 (en) | 2009-09-11 | 2023-02-21 | Micron Technology, Inc. | Autonomous memory architecture |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025097A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | ダイナミツクラム駆動回路 |
| JPS60171698A (ja) * | 1984-02-15 | 1985-09-05 | Toshiba Corp | メモリモジユ−ルおよびその製造方法 |
| JPH0527924A (ja) * | 1991-07-12 | 1993-02-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリを用いた外部記憶システム及びその制御方法 |
| JPH05250256A (ja) * | 1992-03-05 | 1993-09-28 | Pfu Ltd | メモリアクセス方法 |
| JPH06324937A (ja) * | 1993-05-13 | 1994-11-25 | Ricoh Co Ltd | メモリカード |
-
1996
- 1996-01-25 JP JP3014496A patent/JP3289101B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025097A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | ダイナミツクラム駆動回路 |
| JPS60171698A (ja) * | 1984-02-15 | 1985-09-05 | Toshiba Corp | メモリモジユ−ルおよびその製造方法 |
| JPH0527924A (ja) * | 1991-07-12 | 1993-02-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリを用いた外部記憶システム及びその制御方法 |
| JPH05250256A (ja) * | 1992-03-05 | 1993-09-28 | Pfu Ltd | メモリアクセス方法 |
| JPH06324937A (ja) * | 1993-05-13 | 1994-11-25 | Ricoh Co Ltd | メモリカード |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798696B2 (en) | 2001-12-04 | 2004-09-28 | Renesas Technology Corp. | Method of controlling the operation of non-volatile semiconductor memory chips |
| JP2006119954A (ja) * | 2004-10-22 | 2006-05-11 | Renesas Technology Corp | メモリカードシステムおよびメモリカード |
| JP4679874B2 (ja) * | 2004-10-22 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | メモリカードシステム |
| US11586577B2 (en) | 2009-09-11 | 2023-02-21 | Micron Technology, Inc. | Autonomous memory architecture |
| JP2016536694A (ja) * | 2013-08-13 | 2016-11-24 | マイクロン テクノロジー， インク． | 自律的メモリ検索のための方法及びシステム |
| US10003675B2 (en) | 2013-12-02 | 2018-06-19 | Micron Technology, Inc. | Packet processor receiving packets containing instructions, data, and starting location and generating packets containing instructions and data |
| US10778815B2 (en) | 2013-12-02 | 2020-09-15 | Micron Technology, Inc. | Methods and systems for parsing and executing instructions to retrieve data using autonomous memory |
| US10319729B2 (en) | 2014-01-22 | 2019-06-11 | Micron Technology, Inc. | Methods and apparatuses with vertical strings of memory cells and support circuitry |
| US10910389B2 (en) | 2014-01-22 | 2021-02-02 | Micron Technology, Inc. | Methods and apparatuses with vertical strings of memory cells and support circuitry |
| US11430798B2 (en) | 2014-01-22 | 2022-08-30 | Micron Technology, Inc. | Methods and apparatuses with vertical strings of memory cells and support circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3289101B2 (ja) | 2002-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100359414B1 (ko) | 데이타독출/기록방법및그를이용한메모리제어장치및시스템 | |
| KR100453463B1 (ko) | 메모리장치및메모리제어방법 | |
| CN108572933B (zh) | 用于直接存储器存取的数据缓冲器指针找取 | |
| US8681552B2 (en) | System and method for accessing and storing interleaved data | |
| EP1242868B1 (en) | Organization of blocks within a nonvolatile memory unit to effectively decrease sector write operation time | |
| US9135192B2 (en) | Memory system with command queue reordering | |
| US5953737A (en) | Method and apparatus for performing erase operations transparent to a solid state storage system | |
| US7937523B2 (en) | Memory system with nonvolatile semiconductor memory | |
| US8966231B2 (en) | Modifying commands | |
| KR101363766B1 (ko) | 논리 유닛 동작 | |
| US5835927A (en) | Special test modes for a page buffer shared resource in a memory device | |
| US5920884A (en) | Nonvolatile memory interface protocol which selects a memory device, transmits an address, deselects the device, subsequently reselects the device and accesses data | |
| KR100469669B1 (ko) | 플래시 메모리를 이용하여 부팅되는 시스템 장치 및 그시스템 부팅 방법 | |
| EP0592098A2 (en) | Control method and apparatus for direct execution of a program on an external apparatus using a randomly accessible and rewritable memory | |
| JP3574078B2 (ja) | 記憶装置と記憶装置制御方法 | |
| JP3310011B2 (ja) | 半導体メモリおよびこれを使用した半導体メモリボード | |
| CN1985329A (zh) | 使用多个激活的存储单元行的存储器访问 | |
| CN106802870B (zh) | 一种高效的嵌入式系统芯片Nor-Flash控制器及控制方法 | |
| US11360711B2 (en) | Storage device temporarily suspending internal operation to provide short read response time for read request from host | |
| CN101401167A (zh) | 存储器装置分布式控制器系统 | |
| JP3289101B2 (ja) | フラッシュ・ディスク・システムの初期化方法及び装置 | |
| US5748939A (en) | Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus | |
| JP3321587B2 (ja) | フラッシュメモリシステムにおけるデータ書き換え方法及びメモリ制御装置 | |
| US20140173170A1 (en) | Multiple subarray memory access | |
| JPH05150913A (ja) | フラツシユメモリを記憶媒体としたシリコンデイスク |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |