JPH04213213A - ディジタル集積回路装置 - Google Patents
ディジタル集積回路装置Info
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- JPH04213213A JPH04213213A JP2401176A JP40117690A JPH04213213A JP H04213213 A JPH04213213 A JP H04213213A JP 2401176 A JP2401176 A JP 2401176A JP 40117690 A JP40117690 A JP 40117690A JP H04213213 A JPH04213213 A JP H04213213A
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- Japan
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- supply voltage
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- vdd2
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- 239000000872 buffer Substances 0.000 claims abstract description 18
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 14
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 14
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
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- 238000011156 evaluation Methods 0.000 description 2
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- 238000012795 verification Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
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Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル集積回路装置
に係り、特に内部に動作速度を可変若しくは自動制御さ
れる回路部を有するディジタル集積回路の動作速度を可
変する装置に関する。近年、コンピュータ等のディジタ
ル回路の高速化に伴い、各デバイス間のタイミング検証
は机上の計算やシミュレーションだけでは不充分であり
、実際のボードに搭載した状態で最高速度及び最低速度
を有した、所謂限界サンプルによる評価が必要とされる
ようになってきた。
に係り、特に内部に動作速度を可変若しくは自動制御さ
れる回路部を有するディジタル集積回路の動作速度を可
変する装置に関する。近年、コンピュータ等のディジタ
ル回路の高速化に伴い、各デバイス間のタイミング検証
は机上の計算やシミュレーションだけでは不充分であり
、実際のボードに搭載した状態で最高速度及び最低速度
を有した、所謂限界サンプルによる評価が必要とされる
ようになってきた。
【０００２】また、一方ではディジタル集積回路（ＩＣ
）の量産においても、ＩＣの製造バラツキを打ち消すた
めに、動作速度を微妙に変化できるＩＣの実現が求めら
れている。
）の量産においても、ＩＣの製造バラツキを打ち消すた
めに、動作速度を微妙に変化できるＩＣの実現が求めら
れている。
【０００３】
【従来の技術】従来、最高速度のディジタルＩＣや最低
速度のディジタルＩＣ（限界サンプル）は、個々に製造
プロセス条件を制御したり、専用のマスクを用意したり
して製造しており、また選別をする必要などがあった。 また、従来、ディジタルＩＣの動作速度を可変するため
に、ゲートの固有遅延時間を利用し、信号伝送路上のゲ
ートの縦続接続数を選択することで所望の遅延時間を得
ることも行なわれることがあった。
速度のディジタルＩＣ（限界サンプル）は、個々に製造
プロセス条件を制御したり、専用のマスクを用意したり
して製造しており、また選別をする必要などがあった。 また、従来、ディジタルＩＣの動作速度を可変するため
に、ゲートの固有遅延時間を利用し、信号伝送路上のゲ
ートの縦続接続数を選択することで所望の遅延時間を得
ることも行なわれることがあった。
【０００４】
【発明が解決しようとする課題】従って、ＩＣの製造バ
ラツキを考慮した万全な評価を行なうには、多大な工数
を要しており、しかも速度の微妙な調整などは殆ど不可
能であった。また、ゲートの固有遅延時間を利用する方
法は、ＩＣの回路全体に亘り上記の可変遅延回路を設け
ることはチップ面積などの点から無理であった。
ラツキを考慮した万全な評価を行なうには、多大な工数
を要しており、しかも速度の微妙な調整などは殆ど不可
能であった。また、ゲートの固有遅延時間を利用する方
法は、ＩＣの回路全体に亘り上記の可変遅延回路を設け
ることはチップ面積などの点から無理であった。
【０００５】従って、従来は動作速度をディジタルＩＣ
自体で回路全体に亘り連続的に変化させるものはなかっ
た。本発明は上記の点に鑑みてなされたもので、他のイ
ンタフェイスレベルなどを変えることなく動作速度を可
変できるディジタル集積回路装置を提供することを目的
とする。
自体で回路全体に亘り連続的に変化させるものはなかっ
た。本発明は上記の点に鑑みてなされたもので、他のイ
ンタフェイスレベルなどを変えることなく動作速度を可
変できるディジタル集積回路装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】図１は本発明方法の原理
説明図を示す。同図中、第１の電源電圧ＶＤＤ１ で動
作する第１の回路部１１と、第２の電源電圧ＶＤＤ２
で動作する第２の回路部１２と、第２の電源電圧の値を
任意の値に可変する電圧可変部とを有する構成としたも
のである。
説明図を示す。同図中、第１の電源電圧ＶＤＤ１ で動
作する第１の回路部１１と、第２の電源電圧ＶＤＤ２
で動作する第２の回路部１２と、第２の電源電圧の値を
任意の値に可変する電圧可変部とを有する構成としたも
のである。
【０００７】
【作用】本発明では、ディジタル集積回路の動作速度（
伝搬遅延時間）が電源電圧に依存するという性質を利用
したものである。すなわち、ディジタル集積回路は、特
にＣ−ＭＯＳ系ＩＣの場合、図２に示す如く、電源電圧
の増加に伴って伝搬遅延時間が短くなるという電源電圧
対伝搬遅延時間特性を示す。
伝搬遅延時間）が電源電圧に依存するという性質を利用
したものである。すなわち、ディジタル集積回路は、特
にＣ−ＭＯＳ系ＩＣの場合、図２に示す如く、電源電圧
の増加に伴って伝搬遅延時間が短くなるという電源電圧
対伝搬遅延時間特性を示す。
【０００８】そこで、第２の回路部１２の電源電圧ＶＤ
Ｄ２ を可変することにより、第２の回路部１２の伝搬
遅延時間が変化する。すなわち、電源電圧ＶＤＤ２ を
高くすると動作速度が早くなり（伝搬遅延時間が短くな
り）、またＶＤＤ２ を低くすると動作速度が遅くなる
（伝搬遅延時間が長くなる）。一方、入力バッファ１３
と出力バッファ１４を少なくとも有する第１の回路部１
１は既存の電源電圧ＶＤＤ１ 及びＶＳＳ（いずれも固
定）を用いているため、外部デバイスとのインタフェイ
スに支障を与えることはない。
Ｄ２ を可変することにより、第２の回路部１２の伝搬
遅延時間が変化する。すなわち、電源電圧ＶＤＤ２ を
高くすると動作速度が早くなり（伝搬遅延時間が短くな
り）、またＶＤＤ２ を低くすると動作速度が遅くなる
（伝搬遅延時間が長くなる）。一方、入力バッファ１３
と出力バッファ１４を少なくとも有する第１の回路部１
１は既存の電源電圧ＶＤＤ１ 及びＶＳＳ（いずれも固
定）を用いているため、外部デバイスとのインタフェイ
スに支障を与えることはない。
【０００９】
【実施例】図３は本発明の一実施例を適用したディジタ
ルＩＣの概略構成図を示す。同図中、３１は内部ゲート
領域で矩形状平面を有する。この内部ゲート領域３１の
外部周辺には入出力バッファ領域３２，３３，３４及び
３５が配設されている。入力バッファと出力バッファが
形成されている入出力バッファ領域３２〜３５は第１の
回路部１１に相当し、端子３６に接続された第１の高電
位側電源電圧ＶＤＤ１ ラインと、端子３７に接続され
た低電位側電源電圧ＶＳＳラインと、端子３８に接続さ
れた第２の高電位側電源電圧ＶＤＤ２ ラインのうち、
ＶＤＤ１ とＶＳＳの電源ラインが配線されている。
ルＩＣの概略構成図を示す。同図中、３１は内部ゲート
領域で矩形状平面を有する。この内部ゲート領域３１の
外部周辺には入出力バッファ領域３２，３３，３４及び
３５が配設されている。入力バッファと出力バッファが
形成されている入出力バッファ領域３２〜３５は第１の
回路部１１に相当し、端子３６に接続された第１の高電
位側電源電圧ＶＤＤ１ ラインと、端子３７に接続され
た低電位側電源電圧ＶＳＳラインと、端子３８に接続さ
れた第２の高電位側電源電圧ＶＤＤ２ ラインのうち、
ＶＤＤ１ とＶＳＳの電源ラインが配線されている。
【００１０】一方、内部ゲート領域３１にはＩＣの製造
バラツキを考慮した評価を行なうためなどの理由から、
動作速度を可変したい前記第２の回路部１２に相当する
Ｃ−ＭＯＳゲートアレイによる回路部が形成されている
。この内部ゲート領域３１上には、前記ＶＳＳとＶＤＤ
２ の電源電圧のラインが配線されている。ここで、端
子３６，３７には夫々固定で、従来のディジタルＩＣと
同じ値の電源電圧ＶＤＤ１ ，ＶＳＳが入力されるのに
対し、端子３８には可変の電源電圧ＶＤＤ２ が入力さ
れる。
バラツキを考慮した評価を行なうためなどの理由から、
動作速度を可変したい前記第２の回路部１２に相当する
Ｃ−ＭＯＳゲートアレイによる回路部が形成されている
。この内部ゲート領域３１上には、前記ＶＳＳとＶＤＤ
２ の電源電圧のラインが配線されている。ここで、端
子３６，３７には夫々固定で、従来のディジタルＩＣと
同じ値の電源電圧ＶＤＤ１ ，ＶＳＳが入力されるのに
対し、端子３８には可変の電源電圧ＶＤＤ２ が入力さ
れる。
【００１１】いま、ＶＤＤ１ ＜ＶＤＤ２ なる関係の
電源電圧ＶＤＤ１ ，ＶＤＤ２ が入力されている場合
において、図４（Ａ）に示す如く時刻ｔ１ でローレベ
ル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ１ ）へ
変化し、時刻ｔ３ でハイレベルからローレベルへ変化
するパルスが入力バッファに入力されたものとすると、
内部ゲート領域３１内の第２の回路部では図４（Ｂ）に
示す如く入力パルスより若干遅れた、ローレベルがＶＳ
Ｓ，ハイレベルがＶＤＤ２ の大振幅パルスが伝送され
、入出力バッファ領域中の出力バッファからは図４（Ｃ
）に示す如く、時刻ｔ２ でローレベル（電圧ＶＳＳ）
からハイレベル（電圧ＶＤＤ１ ）へ変化し、時刻ｔ４
でハイレベルからローレベルへ変化するパルスが取り
出される。
電源電圧ＶＤＤ１ ，ＶＤＤ２ が入力されている場合
において、図４（Ａ）に示す如く時刻ｔ１ でローレベ
ル（電圧ＶＳＳ）からハイレベル（電圧ＶＤＤ１ ）へ
変化し、時刻ｔ３ でハイレベルからローレベルへ変化
するパルスが入力バッファに入力されたものとすると、
内部ゲート領域３１内の第２の回路部では図４（Ｂ）に
示す如く入力パルスより若干遅れた、ローレベルがＶＳ
Ｓ，ハイレベルがＶＤＤ２ の大振幅パルスが伝送され
、入出力バッファ領域中の出力バッファからは図４（Ｃ
）に示す如く、時刻ｔ２ でローレベル（電圧ＶＳＳ）
からハイレベル（電圧ＶＤＤ１ ）へ変化し、時刻ｔ４
でハイレベルからローレベルへ変化するパルスが取り
出される。
【００１２】このように、電源電圧ＶＤＤ２ がＶＤＤ
１ より高い場合は、｛（ｔ２ −ｔ１ ）＋（ｔ４
−ｔ３ ）｝／２で表わされる伝搬遅延時間が小なるパ
ルス、すなわち動作速度が早くされた第２の回路部を通
したパルスが得られる。しかも、図４（Ａ）に示す入力
パルス及び同図（Ｃ）に示す出力パルスはいずれもハイ
レベルとローレベルが既存の外部デバイスと同じ値であ
り、外部デバイスとのインタフェイスには支障がない。
１ より高い場合は、｛（ｔ２ −ｔ１ ）＋（ｔ４
−ｔ３ ）｝／２で表わされる伝搬遅延時間が小なるパ
ルス、すなわち動作速度が早くされた第２の回路部を通
したパルスが得られる。しかも、図４（Ａ）に示す入力
パルス及び同図（Ｃ）に示す出力パルスはいずれもハイ
レベルとローレベルが既存の外部デバイスと同じ値であ
り、外部デバイスとのインタフェイスには支障がない。
【００１３】他方、電源電圧ＶＤＤ２ がＶＤＤ１ よ
り小とされて端子３８に入力されている状態において、
図５（Ａ）に示す如く時刻ｔ１１でローレベル（電圧Ｖ
ＳＳ）からハイレベル（電圧ＶＤＤ１ ）へ変化し、時
刻ｔ１３でハイレベルからローレベルへ変化するパルス
が入力バッファに入力されたものとすると、第２の回路
部では図５（Ｂ）に示す如く入力パルスよりかなり遅れ
た、ローレベルがＶＳＳ，ハイレベルがＶＤＤ２ の小
振幅パルスが伝送され、出力バッファからは図５（Ｃ）
に示す如く時刻ｔ１２でローレベル（電圧ＶＳＳ）から
ハイレベル（電圧ＶＤＤ１ ）へ変化し、時刻ｔ１４で
ハイレベルからローレベルへ変化するパルスが取り出さ
れる。
り小とされて端子３８に入力されている状態において、
図５（Ａ）に示す如く時刻ｔ１１でローレベル（電圧Ｖ
ＳＳ）からハイレベル（電圧ＶＤＤ１ ）へ変化し、時
刻ｔ１３でハイレベルからローレベルへ変化するパルス
が入力バッファに入力されたものとすると、第２の回路
部では図５（Ｂ）に示す如く入力パルスよりかなり遅れ
た、ローレベルがＶＳＳ，ハイレベルがＶＤＤ２ の小
振幅パルスが伝送され、出力バッファからは図５（Ｃ）
に示す如く時刻ｔ１２でローレベル（電圧ＶＳＳ）から
ハイレベル（電圧ＶＤＤ１ ）へ変化し、時刻ｔ１４で
ハイレベルからローレベルへ変化するパルスが取り出さ
れる。
【００１４】従って、この場合は｛（ｔ１２−ｔ１１）
＋（ｔ１４−ｔ１３）｝／２で表わされる伝搬遅延時間
が大なるパルス、すなわち動作速度が遅くされた第２の
回路部を通したパルスが得られる。この場合も、外部デ
バイスとのインタフェイスには支障がない。次に本発明
を実現する各実施例の回路図について説明する。図６は
本発明の一実施例による回路図を示す。同図中、図１と
同一構成部分には同一符号を付し、その説明を省略する
。本実施例では、ＩＣ内部の第１の回路部６１にレギュ
レータ６２を設け、このレギュレータ６２から取り出さ
れる電源電圧ＶＤＤ２ を端子６３からの外部コントロ
ール信号で可変制御するよう構成したものである。
＋（ｔ１４−ｔ１３）｝／２で表わされる伝搬遅延時間
が大なるパルス、すなわち動作速度が遅くされた第２の
回路部を通したパルスが得られる。この場合も、外部デ
バイスとのインタフェイスには支障がない。次に本発明
を実現する各実施例の回路図について説明する。図６は
本発明の一実施例による回路図を示す。同図中、図１と
同一構成部分には同一符号を付し、その説明を省略する
。本実施例では、ＩＣ内部の第１の回路部６１にレギュ
レータ６２を設け、このレギュレータ６２から取り出さ
れる電源電圧ＶＤＤ２ を端子６３からの外部コントロ
ール信号で可変制御するよう構成したものである。
【００１５】本実施例ではＩＣ内部にレギュレータ６２
を有するので、別途電源電圧ＶＤＤ２ を用意する必要
がないという特徴がある。図７は本発明の他の実施例に
よる回路図を示す。同図中、図１と同一構成部分には同
一符号を付し、その説明を省略する。図７において、第
１の回路部７１はレギュレータ７２を有し、また第２の
回路部７３は３個のロジックＩＣ７４〜７６によるリン
グ発振器、位相比較器７７が内部ゲートと共に構成され
ている。レギュレータ７２は動作用電源電圧としてＶＤ
Ｄ１ とＶＳＳが印加され、位相比較器７７からの制御
電圧に応じて値が変化する電源電圧ＶＤＤ２ を出力す
る。ロジックＩＣ７４〜７６は動作用電源電圧としてＶ
ＤＤ２ とＶＳＳとが印加される。
を有するので、別途電源電圧ＶＤＤ２ を用意する必要
がないという特徴がある。図７は本発明の他の実施例に
よる回路図を示す。同図中、図１と同一構成部分には同
一符号を付し、その説明を省略する。図７において、第
１の回路部７１はレギュレータ７２を有し、また第２の
回路部７３は３個のロジックＩＣ７４〜７６によるリン
グ発振器、位相比較器７７が内部ゲートと共に構成され
ている。レギュレータ７２は動作用電源電圧としてＶＤ
Ｄ１ とＶＳＳが印加され、位相比較器７７からの制御
電圧に応じて値が変化する電源電圧ＶＤＤ２ を出力す
る。ロジックＩＣ７４〜７６は動作用電源電圧としてＶ
ＤＤ２ とＶＳＳとが印加される。
【００１６】位相比較器７７はロジックＩＣ７６からの
発振周波数信号ｆＯＳＣ と、端子７８からの外部入力
基準周波数信号ｆＲＥＦ との位相比較を行ない、それ
らの位相誤差に応じたレベルの制御電圧を生成してレギ
ュレータ７２へ印加し、その出力電源電圧ＶＤＤ２ の
値を制御する。これにより、リング発振器の出力発振周
波数信号ｆＯＳＣ が基準周波数信号ｆＲＥＦ の周波
数及び位相に一致するように制御され、レギュレータ７
２からは基準周波数信号ｆＲＥＦ に応じた値の電源電
圧ＶＤＤ２ が取り出される。
発振周波数信号ｆＯＳＣ と、端子７８からの外部入力
基準周波数信号ｆＲＥＦ との位相比較を行ない、それ
らの位相誤差に応じたレベルの制御電圧を生成してレギ
ュレータ７２へ印加し、その出力電源電圧ＶＤＤ２ の
値を制御する。これにより、リング発振器の出力発振周
波数信号ｆＯＳＣ が基準周波数信号ｆＲＥＦ の周波
数及び位相に一致するように制御され、レギュレータ７
２からは基準周波数信号ｆＲＥＦ に応じた値の電源電
圧ＶＤＤ２ が取り出される。
【００１７】従って、基準周波数信号ｆＲＥＦ を可変
することにより、電源電圧ＶＤＤ２ を可変できる。本
実施例の場合も、上記の実施例と同様に極めて高い精度
で連続的に第２の回路部の動作速度を可変することがで
きる。なお、本発明は以上の実施例に限定されるもので
はなく、例えば低電位側電源電圧ＶＳＳの方だけをＶＳ
Ｓ１ とＶＳＳ２ とに分割し、ＶＳＳ１ ＝ＶＳＳと
し、ＶＳＳ２ を可変とするようにしても本発明の所期
の目的を達成することができる。
することにより、電源電圧ＶＤＤ２ を可変できる。本
実施例の場合も、上記の実施例と同様に極めて高い精度
で連続的に第２の回路部の動作速度を可変することがで
きる。なお、本発明は以上の実施例に限定されるもので
はなく、例えば低電位側電源電圧ＶＳＳの方だけをＶＳ
Ｓ１ とＶＳＳ２ とに分割し、ＶＳＳ１ ＝ＶＳＳと
し、ＶＳＳ２ を可変とするようにしても本発明の所期
の目的を達成することができる。
【００１８】
【発明の効果】上述の如く、本発明によれば、電源電圧
を可変することにより、伝搬遅延時間を可変するように
したため、極めて高い精度で動作速度を任意の値に設定
することができ、また入出力バッファを含む回路部は既
存の電源電圧を使用するため、従来のインタフェイスレ
ベルを保つことができ、これにより製造バラツキを考慮
した検証やＩＣ量産における微妙なタイミング調整を行
なうことができ、システムの更なる高速化に寄与すると
ころが大である等の特長を有するものである。
を可変することにより、伝搬遅延時間を可変するように
したため、極めて高い精度で動作速度を任意の値に設定
することができ、また入出力バッファを含む回路部は既
存の電源電圧を使用するため、従来のインタフェイスレ
ベルを保つことができ、これにより製造バラツキを考慮
した検証やＩＣ量産における微妙なタイミング調整を行
なうことができ、システムの更なる高速化に寄与すると
ころが大である等の特長を有するものである。
【図１】本発明の原理説明図である。
【図２】集積回路の電源電圧対伝搬遅延時間特性の一例
を示す図である。
を示す図である。
【図３】本発明を適用したＩＣの概略構成図である。
【図４】ＶＤＤ２ が高いときの図３の各部の信号波形
図である。
図である。
【図５】ＶＤＤ２ が低いときの図３の各部の信号波形
図である。
図である。
【図６】本発明の一実施例による回路図である。
【図７】本発明の他の実施例による回路図である。
１１，６１ 第１の回路部
１２，７３ 第２の回路部
１３ 入力バッファ
１４ 出力バッファ
Claims (1)
- 【請求項１】 少なくとも入出力バッファを含み、第
１の電源電圧で動作する第１の回路部（１１）と、第２
の電源電圧で動作する第２の回路部（１２）と、前記第
２の電源電圧の値を任意の値に可変する電圧可変部とを
有することを特徴とするディジタル集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401176A JPH04213213A (ja) | 1990-12-10 | 1990-12-10 | ディジタル集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401176A JPH04213213A (ja) | 1990-12-10 | 1990-12-10 | ディジタル集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213213A true JPH04213213A (ja) | 1992-08-04 |
Family
ID=18511028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401176A Withdrawn JPH04213213A (ja) | 1990-12-10 | 1990-12-10 | ディジタル集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213213A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024806A1 (en) * | 1995-12-28 | 1997-07-10 | Advantest Corporation | Semiconductor integrated circuit device with delay error correcting circuit |
| US6157231A (en) * | 1999-03-19 | 2000-12-05 | Credence System Corporation | Delay stabilization system for an integrated circuit |
| US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
| WO2010073489A1 (ja) * | 2008-12-26 | 2010-07-01 | 株式会社アドバンテスト | スイッチ装置、および試験装置 |
| DE10149929B4 (de) * | 2000-10-11 | 2015-11-05 | Denso Corporation | A/D-Wandler |
-
1990
- 1990-12-10 JP JP2401176A patent/JPH04213213A/ja not_active Withdrawn
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