JP2004328456A - 低域ろ波回路、フィードバックシステムおよび半導体集積回路 - Google Patents
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- 238000001914 filtration Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000010355 oscillation Effects 0.000 claims description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 32
- 238000012546 transfer Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000001747 exhibiting effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/06—Frequency selective two-port networks including resistors
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- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47K—SANITARY EQUIPMENT NOT OTHERWISE PROVIDED FOR; TOILET ACCESSORIES
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- A47K3/06—Collapsible baths, e.g. inflatable; Movable baths
- A47K3/062—Collapsible baths, e.g. inflatable; Movable baths specially adapted for particular use, e.g. for washing the feet, for bathing in sitting position
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F24—HEATING; RANGES; VENTILATING
- F24H—FLUID HEATERS, e.g. WATER OR AIR HEATERS, HAVING HEAT-GENERATING MEANS, e.g. HEAT PUMPS, IN GENERAL
- F24H9/00—Details
- F24H9/0052—Details for air heaters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/126—Frequency selective two-port networks using amplifiers with feedback using a single operational amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
【解決手段】直列に接続された容量素子31および抵抗素子32を備えたループフィルタ30Aにおいて、抵抗素子32側に入力端IN1を設けるとともに、容量素子31と抵抗素子32との接続箇所に入力端IN2を設ける。そして、入力端IN1には電流Ipを与える。一方、入力端IN2からは、入力端IN1に与えられる電流Ipの一部である電流αIpを抜き取り、容量素子32に流れ込む電流が、抵抗素子32を流れる電流よりも小さくなるようにする。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路や遅延ロックループ回路などのフィードバックシステムにおけるループフィルタとしての使用に好適な低域ろ波回路の技術に属する。
【0002】
【従来の技術】
フィードバックシステム、特に、位相同期回路(以下、「PLL」と称する)は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのLSIに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ICカードなど、さまざまな分野にわたっている。
【0003】
図13は、一般的なチャージポンプ型PLLの構成を示す。同図を参照しながら、PLLの概要を説明する。位相比較器10は、PLLに与えられる入力クロックCKinと帰還クロックCKdivとの位相差を比較し、この位相差に応じたアップ信号UPおよびダウン信号DNを出力する。チャージポンプ回路20は、アップ信号UPおよびダウン信号DNに基づいて、電流Ipを出力(吐き出しまたは吸い込み)する。ループフィルタ30は、電流Ipを平滑化し、電圧Voutとして出力する。電圧制御発振器40は、電圧Voutに基づいて、PLLの出力クロックCKoutの周波数を変化させる。分周器50は、出力クロックCKoutをN分周し、帰還クロックCKdivとして位相比較器10にフィードバックする。以上の動作の繰り返すうちに、出力クロックCKoutは次第に所定の周波数に収束し、ロックされる。
【0004】
上記のPLLの構成要素のうち、ループフィルタ30は特に重要な要素である。ループフィルタ30のフィルタ特性によって、PLLの応答特性が決定されると言ってよい。
【0005】
図14は、一般的なループフィルタを示す。このうち(a)は受動フィルタであり、(b)は能動フィルタである。両者は互いに等価変換が可能であり、その伝達特性は等しい。同図からわかるように、ループフィルタ30は、受動タイプおよび能動タイプの別を問わず、実質的には、抵抗素子と容量素子と組み合わせによる低域ろ波回路である。
【0006】
ところで、PLLの制御理論によると、PLLの応答帯域幅は、最大でも入力クロックの10分の1程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするPLLでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のPLLにおけるループフィルタは、比較的大きな時定数、すなわちCR積を有している。大きなCR積を実現するには、容量素子を大きくするのが一般的である。
【0007】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のPLLを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ICカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【0008】
第1の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである(たとえば、特許文献1参照)。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【0009】
第2の例は、本願発明者が関与する特許出願(特願2002―286987)に係る低域ろ波回路である。当該低域ろ波回路では、第1のフィルタ手段によって入力信号のフィルタリング処理を行うとともに、第2のフィルタ手段によって、第1のフィルタ手段に流れる第1の電流に基づいて生成された第2の電流のフィルタリング処理を行い、加算手段によって、第1および第2のフィルタ手段においてそれぞれ生じる第1および第2の電圧を加算して出力するというものである。これによると、第1の電流よりも小さくなるように第2の電流を生成することで、従来と同等のフィルタ特性を維持しつつ、相対的に第2のフィルタ手段における容量素子の小型化が可能となる。
【0010】
【特許文献1】
特許第2778421号公報(第3頁、第1図)
【0011】
【発明が解決しようとする課題】
上記第1および第2の例によると、容量素子の小型化という目的は達成されるが、それとともに副次的な問題も生じてしまう。たとえば、上記第1の例では、受動タイプのループフィルタを構成する場合であっても加算回路が必要となるため、その分、回路面積が増大し、回路の複雑度も増す。一方、上記第2の例は、元来、能動タイプのループフィルタを対象としているため、基本的には演算増幅器を備えている。このため、第1の例とは異なり、余分に加算手段が必要となることはない。上記第2の例でむしろ問題となるのは、第2の電流を小さくして第2のフィルタ手段における容量素子を小さくする代わりに、この第2の電流を生成する電流生成手段における抵抗素子の抵抗値が増大するということである。抵抗は熱雑音を発生するため、抵抗値の増大はノイズ特性悪化の要因となり、好ましいことではない。
【0012】
上記問題に鑑み、本発明は、低域ろ波回路について、容量素子の小型化に伴う回路面積、回路複雑度および抵抗値の増大などの副次的な問題を発生させることなく、従来と同等のフィルタ特性を実現することを課題とする。そして、そのような低域ろ波回路をループフィルタとして備えたフィードバックシステム、およびそのようなフィードバックシステムを備えた半導体集積回路の提供を課題とする。
【0013】
【課題を解決するための手段】
上記課題を解決するために、本発明が講じた手段は、低域ろ波回路として、容量素子を有する第1の素子ブロックと、抵抗素子を有し、前記第1の素子ブロックと直列に接続された第2の素子ブロックと、前記第1および第2の素子ブロックのいずれか一方の側に設けられ、第1の電流を受ける第1の入力端と、前記第1の素子ブロックと前記第2の素子ブロックとの接続箇所に接続され、第2の電流を受ける第2の入力端とを備え、前記第1および第2の素子ブロック間に生じる電圧を出力信号とするものである。ここで、前記第1の素子ブロックは、前記第1の電流の少なくとも一部であって、前記第2の素子ブロックを流れる電流と前記第2の電流との差に相当する電流を受けるものとする。
【0014】
これによると、第1の素子ブロックに流れる電流を、第2の素子ブロックに流れる電流よりも小さくすることができる。すなわち、第1の素子ブロックから第2の素子ブロックの方向に電流が流れる場合には、第1の素子ブロックに流れる電流に、第2の入力端が受ける第2の電流が合流して、第2の素子ブロックを流れることになる。一方、第2の素子ブロックから第1の素子ブロックの方向に電流が流れる場合には、第2の素子ブロックに流れる電流が分流し、第2の電流として第2の入力端に与えられることになる。したがって、第2の素子ブロックにおける抵抗素子の抵抗値を増大させることなく、第1の素子ブロックにおける容量素子のみを相対的に小さくして、第1および第2の素子ブロック間に生じる電圧を保つことができる。すなわち、抵抗値や回路複雑度の増大などの副次的な問題を発生させることなく、低域ろ波回路における容量素子の小型化を実現することができる。
【0015】
具体的には、上記の低域ろ波回路において、前記第1の入力端は、前記第2の素子ブロック側に設けられたものであり、前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流であるとする。
【0016】
また、具体的には、上記の低域ろ波回路において、前記第1の入力端は、前記第1の素子ブロック側に設けられたものであり、前記第2の電流は、前記第1の電流の同一方向所定倍に相当する電流であるとする。
【0017】
そして、上記の低域ろ波回路は、容量素子を有し、前記第1の入力端と基準電圧との間に設けられた第3の素子ブロックを備えていることが好ましい。これにより、2次の低域ろ波回路を構成することができる。
【0018】
また、上記の低域ろ波回路は、逆相入力端と出力端との間に前記第1および第2の素子ブロックを有し、正相入力端に基準電圧が与えられた演算増幅器を備え、前記第1の入力端は、前記演算増幅器の逆相入力端側に設けられたものであることが好ましい。これにより、能動タイプの低域ろ波回路を構成することができる。
【0019】
また、上記の低域ろ波回路の変形として、容量素子を有する第1の素子ブロックと、抵抗素子を有し、前記第1の素子ブロックと直列に接続された第2の素子ブロックと、逆相入力端と出力端との間に前記第1および第2の素子ブロックを有し、正相入力端に基準電圧が与えられた演算増幅器と、第1の電流を受ける第1の入力端と、前記演算増幅器の逆相入力端に接続され、第2の電流を受ける第2の入力端と、前記第1の入力端と基準電圧との間に設けられた容量素子と、前記第1の入力端と前記演算増幅器の逆相入力端との間に設けられた抵抗素子とを有する第3の素子ブロックとを備え、前記第1および第2の素子ブロック間に生じる電圧を出力信号とするものである低域ろ波回路を構成するものとする。ここで、前記第1の素子ブロックは、前記第1の電流の一部であって、前記第3の素子ブロックにおける前記抵抗素子を流れる電流と前記第2の電流との差に相当する電流を受けるものとする。
【0020】
すなわち、この低域ろ波回路は、第2の入力端を、第1および第2の素子ブロック間ではなく、第1および第2の素子ブロックと第3の素子ブロックとの間に設けた形態をしている。そして、これによると、第1の素子ブロックに流れる電流を、第3の素子ブロックにおける抵抗素子を流れる電流よりも小さくすることができる。この低域ろ波回路の場合、第2の素子ブロックにおける抵抗素子の抵抗値は増大することとなるが、第1の素子ブロックにおける第1の素子ブロックにおける容量素子については小型化することができる。
【0021】
一方、本発明が講じた手段は、入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムとして、直列接続された、容量素子を有する第1の素子ブロックおよび抵抗素子を有する第2の素子ブロックと、前記第1および第2の素子ブロックのいずれか一方の側に設けられ第1の電流を受ける第1の入力端と、前記第1の素子ブロックと前記第2の素子ブロックとの接続箇所に接続され第2の電流を受ける第2の入力端とを有し、前記第1の素子ブロックは、前記第1の電流の少なくとも一部であって、前記第2の素子ブロックを流れる電流と前記第2の電流との差に相当する電流を受けるものであり、前記第1および第2の素子ブロック間に生じる電圧を出力信号とするループフィルタと、前記入力クロックと帰還されたクロックとの位相差に基づいて前記第1および第2の電流を生成するチャージポンプ回路と、前記ループフィルタからの出力信号に基づいて前記出力クロックを生成する出力クロック生成器とを備えたものとする。
【0022】
このように、フィードバックシステムにおけるループフィルタとして、上記の低域ろ波回路と同様の構成のものを用いることにより、フィードバックシステム全体としての回路面積を低減することができる。
【0023】
具体的には、前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの出力信号に基づいて、発振周波数を変化させる電圧制御発振器である。
【0024】
また、具体的には、前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路である。
【0025】
また、具体的には、上記のフィードバックシステムにおいて、前記ループフィルタの第1の入力端は、前記第2の素子ブロック側に設けられたものであり、前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流であるとする。そして、前記チャージポンプ回路は、前記第1の電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有するものであるとする。
【0026】
また、具体的には、上記のフィードバックシステムにおいて、前記ループフィルタの第1の入力端は、前記第2の素子ブロック側に設けられたものであり、前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流であるとする。そして、前記チャージポンプ回路は、前記第1の電流と前記第2の電流との差に相当する電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有し、前記第1および第2の部分チャージポンプ回路がそれぞれ出入する電流を合成して前記第1の電流を得るものであるとする。
【0027】
また、具体的には、上記のフィードバックシステムにおいて、前記ループフィルタの第1の入力端は、前記第1の素子ブロック側に設けられたものであり、前記第2の電流は、前記第1の電流の所定倍に相当する電流であるとする。そして、前記チャージポンプ回路は、前記第1の電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有するものであるとする。
【0028】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0029】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器10と、チャージポンプ回路20Aと、ループフィルタ30Aと、出力クロック生成手段としての電圧制御発信器40と、分周器50とを備えたPLLである。このうち、位相比較器10、電圧制御発信器40および分周器50については既に説明したとおりである。以下、チャージポンプ回路20Aおよびループフィルタ30Aについて詳細に説明する。
【0030】
チャージポンプ回路20Aは、部分チャージポンプ回路として、2個の一般的なチャージポンプ回路20aおよび20bを備えている。チャージポンプ回路20aは、位相比較器10から出力される信号UPおよびDNに応じて電流Ipを出入する。一方、チャージポンプ回路20bは、信号UPおよびDNに応じて、電流Ipの逆向き所定倍に相当する電流αIp(ただし、0<α<1)を出入する。すなわち、チャージポンプ回路20Aは、信号UPおよびDNに応じて、2系統の電流である電流Ipおよびこれとは逆向きの電流αIpを出入する。
【0031】
ループフィルタ30Aは、チャージポンプ回路20Aから出入される電流IpおよびαIpをそれぞれ入力端IN1およびIN2に入力する。ループフィルタ30Aにおいて、入力端IN1と基準電圧との間には、第1の素子ブロックとしての容量素子31が設けられている。また、入力端IN1と入力端IN2との間には、第2の素子ブロックとしての、並列接続された抵抗素子32および容量素子33が設けられている。そして、ループフィルタ30Aは、入力端IN1の電圧Vout、すなわち、容量素子31および抵抗素子32間に生じる電圧を出力とする。
【0032】
ループフィルタ30Aにおいて、入力端IN1に与えられた電流Ipは、並列接続された抵抗素子32および容量素子33を流れ、入力端IN2からその一部である電流αIpが抜き取られる。したがって、容量素子31には並列接続された抵抗素子32および容量素子33を流れる電流の一部しか流れ込まないため、その静電容量を相対的に小さくすることができる。そして、容量素子31を小型化した場合の容量素子31および抵抗素子32間に生じる電圧は、入力端IN2を設けずに、容量素子31も小型化しない場合において、入力端IN1に電流Ipを与えたときに生じる電圧と何ら変わることがない。
【0033】
図2は、一般的な受動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図(a)に示したループフィルタ30は、図14(a)に示したループフィルタ30と等価な伝達特性を有する一般的な低域ろ波回路である。ここで、容量素子31と抵抗素子32との間に入力端IN2を設けて、この入力端IN2に、入力端IN1に与えられる電流Ipと逆向きに電流9Ip/10を与えるようにするとともに、容量素子31の静電容量を1/10倍にすることによって、図2(b)に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ30Aが構成される。なお、同図(a)に示したループフィルタ30および同図(b)に示したループフィルタ30Aの伝達関数は、いずれも等しく次式
のようになる。
【0034】
上記のように、本実施形態に係るループフィルタ30Aは、従来の一般的な受動タイプのループフィルタ30と同等の伝達特性を呈しながらも、その備えるべき容量素子31の静電容量を従来よりも小さくすることができる。しかも、容量素子31の静電容量縮小の代償として抵抗素子32の抵抗値が増大することがない。また、容量素子31に生じる電圧と抵抗素子32に生じる電圧とを加算するための加算回路を別途設ける必要もない。すなわち、従来の受動タイプのループフィルタ30の回路構成を何ら変更することなく、入力端IN2を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の受動タイプのループフィルタを実現することができる。
【0035】
さらに、ループフィルタ30Aは、次式
の条件を満たすように各素子値を調整することにより、図2(c)に示したループフィルタ30Bに等価変換することができる。ループフィルタ30Bは、第1の素子ブロックとしての容量素子31と、それに直列に接続された第2の素子ブロックとしての抵抗素子32と、入力端IN1に接続された第3の素子ブロックとしての容量素子33を備えている。容量素子33の一端は基準電圧に接続されており、ループフィルタ30Bの回路構造は、もはや、図14(a)に示した従来の受動フィルタと実質的に同様になっている。なお、図1において、ループフィルタ30Aをループフィルタ30Bに置換してもよいことは言うまでもない。
【0036】
以上、本実施形態によると、従来の受動タイプのループフィルタの回路構成を全くと言ってよいほど変更することなく、また、ループフィルタにおける抵抗素子の抵抗値を増大させることなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。
【0037】
なお、上記例では、容量素子31の静電容量を1/10倍にしているが、入力端IN2に与える電流を、たとえば、99Ip/100とすることによって、容量素子31の静電容量を1/100倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【0038】
(第2の実施形態)
図3は、本発明の第2の実施形態に係るフィードバックシステムの構成を示す。第1の実施形態に係るフィードバックシステムは、受動タイプのループフィルタ30Aを備えたPLLであるのに対し、本実施形態に係るフィードバックシステムは、能動タイプにループフィルタ30Cを備えたPLLである。本実施形態のPLLの構成要素のうち、ループフィルタ30C以外のものについては既に説明したとおりである。以下、ループフィルタ30Cについて詳細に説明する。
【0039】
ループフィルタ30Cは、第1の素子ブロックとしての容量素子31と、それに直列接続された第2の素子ブロックとしての抵抗素子32と、第3の素子ブロックとしての容量素子33と、抵抗素子34と、演算増幅器35とを備えている。演算増幅器35の出力端は容量素子31の一端に接続され、逆相入力端は抵抗素子32と抵抗素子34との接続箇所に接続され、そして、正相入力端には基準電圧が与えられている。ループフィルタ30Cにおいて、入力端IN1は、容量素子33と抵抗素子34との接続箇所に接続され、入力端IN2は、容量素子31と抵抗素子34との接続箇所に接続されている。そして、ループフィルタ30Cは、チャージポンプ回路20Aから出入される電流IpおよびαIpをそれぞれ入力端IN1およびIN2に入力し、演算増幅器35の出力端電圧Vout、すなわち、容量素子31および抵抗素子32間に生じる電圧を出力とする。
【0040】
ループフィルタ30Cにおいて、入力端IN1に与えられた電流Ipの一部は抵抗素子32を流れ、入力端IN2からその一部である電流αIpが抜き取られる。したがって、容量素子31には抵抗素子32を流れる電流の一部しか流れ込まないため、その静電容量を相対的に小さくすることが可能となる。そして、容量素子31を小型化した場合の演算増幅器35の出力端電圧は、入力端IN2を設けずに、容量素子31も小型化しない場合において、入力端IN1に電流Ipを与えたときに生じる電圧と何ら変わることがない。
【0041】
図4は、一般的な受動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図(a)に示したループフィルタ30は、図14(b)に示したループフィルタ30そのものである。ここで、容量素子31と抵抗素子32との間に入力端IN2を設けて、この入力端IN2に、入力端IN1に与えられる電流Ipと逆向きに電流9Ip/10を与えるようにするとともに、容量素子31の静電容量を1/10倍にすることによって、図4(b)に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ30Cが構成される。なお、同図(a)に示したループフィルタ30および同図(b)に示したループフィルタ30Cの伝達関数はいずれも等しく、実質的に式(1)のようになる。
【0042】
上記のように、本実施形態に係るループフィルタ30Cは、従来の一般的な能動タイプのループフィルタ30と同等の伝達特性を呈しながらも、その備えるべき容量素子31の静電容量を従来よりも小さくすることができる。しかも、容量素子31の静電容量縮小の代償として抵抗素子32の抵抗値が増大することがない。すなわち、従来の能動タイプのループフィルタ30の回路構成を何ら変更することなく、入力端IN2を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の能動タイプのループフィルタを実現することができる。
【0043】
さらに、ループフィルタ30Cは、図4(c)に示したループフィルタ30Dに等価変換することができる。ループフィルタ30Dは、入力端IN2が演算増幅器35の逆相入力端、すなわち、抵抗素子32と抵抗素子34と接続箇所に設けられている点で、ループフィルタ30Cとはが異なっている。ループフィルタ30Dについても、容量素子31に流れ込む電流を小さくすることができるため、その静電容量を相対的に小さくすることができる。しかし、抵抗素子32を流れる電流までもが小さくされるため、抵抗素子32の抵抗値を比較的大きくしなければならないという欠点がある。なお、図3において、ループフィルタ30Cをループフィルタ30Dに置換することは可能である。
【0044】
以上、本実施形態によると、従来の能動タイプのループフィルタの回路構成を全くと言ってよいほど変更することなく、また、場合によってはループフィルタにおける抵抗素子の抵抗値を増大させることなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。
【0045】
なお、本実施形態についても、入力端IN2に与える電流を、たとえば、99Ip/100とすることによって、容量素子31の静電容量を1/100倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【0046】
ところで、第1および第2の実施形態において、チャージポンプ回路20Aは、2個の一般的なチャージポンプ回路20aおよび20bを備えているものとした。しかし、これらチャージポンプ回路20aおよび20bは、極性が互いに逆の電流IpおよびαIpを出入しているのであり、そのうち一のチャージポンプ回路において、充電用の電流源と放電用の電流源とが同時に動作することはない。したがって、チャージポンプ回路20Aは、図5に示すチャージポンプ回路20Bに置き換えることが可能である。
【0047】
チャージポンプ回路20Bは、電流源21、22、23および24を備えているが、このうち、電流源21および23は、電流Ipを供給する従来の電流源を、供給電流がα:(1−α)となるように分割したに過ぎない。電流源22および24についても同様である。そして、信号UPが与えられると、制御スイッチSW1、SW3およびSW5が導通し、電流源21および23が供給する電流の合成である電流Ipが吐き出されるとともに、電流αIpが吸い込まれる。一方、信号DNが与えられると、制御スイッチSW2、SW4およびSW6が導通し、電流源22および24が供給する電流の合成である電流Ipが吸い込まれるとともに、電流αIpが吐き出される。したがって、第1および第2の実施形態に係るPLLにチャージポンプ回路20Bを備えることによって、従来のPLLとほとんど同じ回路構成で、ループフィルタにおける容量素子のみを小型化することができる。
【0048】
(第3の実施形態)
図6は、本発明の第3の実施形態に係るフィードバックシステムの構成を示す。本実施形態に係るフィードバックシステムは、位相比較器10と、チャージポンプ回路20Cと、ループフィルタ30Eと、出力クロック生成手段としての電圧制御遅延回路40Aとを備えた遅延ロックループ回路(以下、「DLL」と称する)である。以下、チャージポンプ回路20Cおよびループフィルタ30Eについて詳細に説明する。
【0049】
チャージポンプ回路20Cは、上述したチャージポンプ回路20Bと同様に、電流αIpおよび(1−α)Ipをそれぞれ供給する充電用の電流源21および23と、放電用の電流源22および24とを備えている。そして、信号UPが与えられると、制御スイッチSW1およびSW3が導通し、電流αIpおよび(1−α)Ipが吐き出される。一方、信号DNが与えられると、制御スイッチSW2およびSW4が導通し、電流αIpおよび(1−α)Ipが吸い込まれる。すなわち、チャージポンプ回路20Cからは、電流Ipをα:(1−α)に内分したものに相当する2系統の電流が出入される。
【0050】
ループフィルタ30Eは、チャージポンプ回路20Cから出入される電流αIpおよび(1−α)Ipをそれぞれ入力端IN1およびIN2に入力する。ループフィルタ30Eにおいて、入力端IN1と入力端IN2との間には、第1の素子ブロックとしての容量素子31が設けられている。また、入力端IN2と基準電圧との間には、第2の素子ブロックとしての、並列接続された抵抗素子32および容量素子33が設けられている。そして、ループフィルタ30Eは、入力端IN1の電圧Vout、すなわち、容量素子31および抵抗素子32間に生じる電圧を出力とする。
【0051】
ループフィルタ30Eにおいて、入力端IN1に与えられた電流αIpは、容量素子31、および並列接続された抵抗素子32および容量素子33を流れる。また、入力端IN2には電流αIpと同じ向きに電流(1−α)Ipが与えられ、並列接続された抵抗素子32および容量素子33を流れる。したがって、容量素子31には並列接続された抵抗素子32および容量素子33を流れる電流の一部しか流れないため、その静電容量を相対的に小さくすることができる。そして、容量素子31を小型化した場合の容量素子31および抵抗素子32間に生じる電圧は、入力端IN2を設けずに、容量素子31も小型化しない場合において、入力端IN1に電流Ipを与えたときに生じる電圧と何ら変わることがない。
【0052】
図7は、一般的な受動フィルタおよび本実施形態に係る低域ろ波回路の回路構成を示す。同図(a)に示したループフィルタ30は、図14(a)に示したループフィルタ30と等価な伝達特性を有する一般的な低域ろ波回路である。ここで、入力端IN1に与えられる電流および容量素子31の静電容量を1/10倍にし、容量素子31と抵抗素子32との間に入力端IN2を設けて、この入力端IN2に、入力端IN1に与えられる電流Ip/10と同じ向きに電流9Ip/10を与えるようにすることによって、図7(b)に示した低域ろ波回路、すなわち、本実施形態に係るループフィルタ30Eが構成される。なお、同図(a)に示したループフィルタ30および同図(b)に示したループフィルタ30Aの伝達関数は、いずれも等しく、実質的に式(1)のようになる。
【0053】
上記のように、本実施形態に係るループフィルタ30Eは、従来の一般的な受動タイプのループフィルタ30と同等の伝達特性を呈しながらも、その備えるべき容量素子31の静電容量を従来よりも小さくすることができる。しかも、容量素子31の静電容量縮小の代償として抵抗素子32の抵抗値が増大することがない。また、容量素子31に生じる電圧と抵抗素子32に生じる電圧とを加算するための加算回路を別途設ける必要もない。さらに、チャージポンプ回路20Cについても従来と比較して回路規模が増大することがない。すなわち、従来の受動タイプのループフィルタ30、さらには、従来のPLLの回路構成を何ら変更することなく、入力端IN2を設けて所定の電流を与えるようにするだけで、従来よりも遥かに小型の受動タイプのループフィルタおよびPLLを実現することができる。
【0054】
さらに、ループフィルタ30Eは、式(2)の条件を満たすように各素子値を調整することにより、図7(c)に示したループフィルタ30Fに等価変換することができる。ループフィルタ30Fは、第1の素子ブロックとしての容量素子31と、それに直列に接続された第2の素子ブロックとしての抵抗素子32と、入力端IN1に接続された第3の素子ブロックとしての容量素子33を備えている。容量素子33の一端は基準電圧に接続されており、ループフィルタ30Fの回路構造は、もはや、図14(a)に示した従来の受動フィルタと実質的に同様になっている。なお、図6において、ループフィルタ30Eをループフィルタ30Fに置換してもよいことは言うまでもない。
【0055】
また、図6におけるループフィルタ30Eを、図8に示す能動タイプのループフィルタ30Gに置き換えることも可能である。ループフィルタ30Gは、図4(b)に示したループフィルタ30Cにおいて、容量素子31と抵抗素子32とを入れ換えて入力端IN2に与えられる電流の向きを反転し、さらに、入力端IN1に与えられる電流および容量素子33の静電容量をそれぞれ1/10倍に、抵抗素子34の抵抗値を10倍にしたものである。したがって、ループフィルタ30Cおよびループフィルタ30Gの伝達特性は等しい。
【0056】
ループフィルタ30Gでは、容量素子33の静電容量を縮小することができるが、その代償そして抵抗素子34が増大してしまう。また、演算増幅器35に流れ込む電流が、ループフィルタ30Cに比べて多くなるため好ましくない。しかし、ループフィルタ30Gは、容量素子31の小型化という視点で見ると、十分に目的を達成することのできるフィルタである。
【0057】
以上、本実施形態によると、従来のループフィルタの回路構成を全くと言ってよいほど変更することなく、容量素子の静電容量のみを小さくして、従来と同等の伝達特性を呈するループフィルタを実現することができる。さらに、従来のフィードバックシステムにおけるチャージポンプ回路についても、回路構成をほとんど変更しなくてよい。すなわち、従来のフィードバックシステム全体の回路構成をほとんど変更することなく、ループフィルタにおける容量素子のみを小型化することができる。
【0058】
なお、本実施形態についても、入力端IN1およびIN2にそれぞれ与える電流を、たとえば、Ip/100および99Ip/100とすることによって、容量素子31の静電容量を1/100倍にまで小型化することも可能である。さらに、それ以上に小型化することも可能であることは明白である。
【0059】
また、本実施形態では、フィードバックシステムとしてDLLを構成したが、上記のチャージポンプ回路20Cやループフィルタ30Eなどを用いてPLLを構成することもできる。これとは逆に、第1および第2の実施形態に係るチャージポンプ回路20Aやループフィルタ30Aなどを用いてDLLを構成することもできる。
【0060】
また、本発明に係る低域ろ波回路は、フィードバックシステムにおけるループフィルタ以外の用途にも使用可能であることは言うまでもない。
【0061】
(本発明に係るフィードバックシステムの応用)
上述したように、本発明に係るフィードバックシステムは、大規模な容量素子を必要とせず、回路規模を小規模化することができるため、特に、次のような製品への応用が期待される。
【0062】
図9は、ICカード用のLSIに、本発明のPLLやDLLを備えた例である。ICカードに用いられるLSIは、実装面積に限りがあるため、より小さな回路面積で構成可能な本発明のPLLやDLLは、ICカード用として特に適している。
【0063】
図10は、本発明のPLLやDLLを、チップ・オン・チップ(COC)部品に応用した例である。チップ・オン・チップ構造において、上層の半導体集積回路の回路面積には限りがある。したがって、本発明のPLLやDLLが有効となる。
【0064】
図11は、本発明のPLLやDLLを、LSIパッド部に実装した例である。チップ・オン・チップ構造と同様に、LSIパッド部に実装可能な回路面積には限りがある。したがって、本発明のPLLやDLLが有効となる。
【0065】
図12は、本発明のPLLやDLLを、マイクロプロセッサにおけるクロック生成手段として実装した例である。今やマイクロプロセッサには、非常に多くのPLLやDLLが実装されている。そこで、マイクロプロセッサに本発明のPLLやDLLを用いることにより、マイクロプロセッサ全体としての回路面積を大幅に低減することが期待される。したがって、本発明のPLLやDLLをマイクロプロセッサに適用することによって得られる効果は極めて大きいものである。
【0066】
【発明の効果】
以上説明したように、本発明によると、回路面積、回路複雑度および抵抗値の増大などの代償なく、低域ろ波回路における容量素子の小型化を実現することができる。そして、本発明に係る低域ろ波回路をループフィルタとして使用することにより、従来よりも遥かに小型のフィードバックシステムを実現することができる。
【0067】
また、本発明に係る低域ろ波回路およびフィードバックシステムの回路構成は極めてシンプルであるため、実施が極めて容易である。さらに、従来の回路構成とほとんど変わるところがないため、これまで蓄積してきた設計手法をそのまま受け継ぐことができる点でも極めて有利である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るフィードバックシステムの構成図である。
【図2】一般的な受動フィルタおよび本発明の第1の実施形態に係る低域ろ波回路の回路図である。
【図3】本発明の第2の実施形態に係るフィードバックシステムの構成図である。
【図4】一般的な能動フィルタおよび本発明の第2の実施形態に係る低域ろ波回路の回路図である。
【図5】本発明の第1および第2の実施形態に係るフィードバックシステムにおけるチャージポンプ回路の回路図である。
【図6】本発明の第3の実施形態に係るフィードバックシステムの構成図である。
【図7】一般的な受動フィルタおよび本発明の第3の実施形態に係る低域ろ波回路の回路図である。
【図8】本発明の第3の実施形態に係るフィードバックシステムに適応可能な能動フィルタの回路図である。
【図9】本発明のフィードバックシステムをICカードに応用した例である。
【図10】本発明のフィードバックシステムをCOC部品に応用した例である。
【図11】本発明のフィードバックシステムをLSIパッド領域に実装した例である。
【図12】本発明のフィードバックシステムをマイクロプロセッサに実装した例である。
【図13】一般的なチャージポンプ型PLLの構成図である。
【図14】一般的なループフィルタの回路図である。
【符号の説明】
30A,30B,30C,30D,30E,30F,30G ループフィルタ(低域ろ波回路)
31 容量素子(第1の素子ブロック)
32 抵抗素子(第2の素子ブロック)
33 容量素子(第3の素子ブロック)
35 演算増幅器
IN1 入力端(第1の入力端)
IN2 入力端(第2の入力端)
Claims (18)
- 容量素子を有する第1の素子ブロックと、
抵抗素子を有し、前記第1の素子ブロックと直列に接続された第2の素子ブロックと、
前記第1および第2の素子ブロックのいずれか一方の側に設けられ、第1の電流を受ける第1の入力端と、
前記第1の素子ブロックと前記第2の素子ブロックとの接続箇所に接続され、第2の電流を受ける第2の入力端とを備え、
前記第1の素子ブロックは、前記第1の電流の少なくとも一部であって、前記第2の素子ブロックを流れる電流と前記第2の電流との差に相当する電流を受けるものであり、
前記第1および第2の素子ブロック間に生じる電圧を出力信号とする
ことを特徴とする低域ろ波回路。 - 請求項1に記載の低域ろ波回路において、
前記第1の入力端は、前記第2の素子ブロック側に設けられたものであり、
前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流である
ことを特徴とする低域ろ波回路。 - 請求項1に記載の低域ろ波回路において、
前記第1の入力端は、前記第1の素子ブロック側に設けられたものであり、
前記第2の電流は、前記第1の電流の同方向所定倍に相当する電流である
ことを特徴とする低域ろ波回路。 - 請求項1に記載の低域ろ波回路において、
容量素子を有し、前記第1の入力端と基準電圧との間に設けられた第3の素子ブロックを備えた
ことを特徴とする低域ろ波回路。 - 請求項1に記載の低域ろ波回路において、
逆相入力端と出力端との間に前記第1および第2の素子ブロックを有し、正相入力端に基準電圧が与えられた演算増幅器を備え、
前記第1の入力端は、前記演算増幅器の逆相入力端側に設けられたものであることを特徴とする低域ろ波回路。 - 容量素子を有する第1の素子ブロックと、
抵抗素子を有し、前記第1の素子ブロックと直列に接続された第2の素子ブロックと、
逆相入力端と出力端との間に前記第1および第2の素子ブロックを有し、正相入力端に基準電圧が与えられた演算増幅器と、
第1の電流を受ける第1の入力端と、
前記演算増幅器の逆相入力端に接続され、第2の電流を受ける第2の入力端と、
前記第1の入力端と基準電圧との間に設けられた容量素子と、前記第1の入力端と前記演算増幅器の逆相入力端との間に設けられた抵抗素子とを有する第3の素子ブロックとを備え、
前記第1の素子ブロックは、前記第1の電流の一部であって、前記第3の素子ブロックにおける前記抵抗素子を流れる電流と前記第2の電流との差に相当する電流を受けるものであり、
前記第1および第2の素子ブロック間に生じる電圧を出力信号とする
ことを特徴とする低域ろ波回路。 - 入力クロックに基づいて生成した出力クロックを帰還させ、この出力クロックを所定の特性にするフィードバックシステムであって、
容量素子を有する第1の素子ブロックと、抵抗素子を有し、前記第1の素子ブロックと直列に接続された第2の素子ブロックと、前記第1および第2の素子ブロックのいずれか一方の側に設けられ、第1の電流を受ける第1の入力端と、前記第1の素子ブロックと前記第2の素子ブロックとの接続箇所に接続され、第2の電流を受ける第2の入力端とを有し、前記第1の素子ブロックは、前記第1の電流の少なくとも一部であって、前記第2の素子ブロックを流れる電流と前記第2の電流との差に相当する電流を受けるものであり、前記第1および第2の素子ブロック間に生じる電圧を出力信号とするループフィルタと、
前記入力クロックと帰還されたクロックとの位相差に基づいて、前記第1および第2の電流を生成するチャージポンプ回路と、
前記ループフィルタからの出力信号に基づいて、前記出力クロックを生成する出力クロック生成器とを備えた
ことを特徴とするフィードバックシステム。 - 請求項7に記載のフィードバックシステムにおいて、
前記出力クロック生成手段は、前記出力クロックを発振し、前記ループフィルタからの出力信号に基づいて、発振周波数を変化させる電圧制御発振器である
ことを特徴とするフィードバックシステム。 - 請求項7に記載のフィードバックシステムにおいて、
前記出力クロック生成手段は、前記入力クロックおよび前記ループフィルタからの出力信号に基づいて、前記出力クロックの、前記入力クロックからの遅延量を変化させる電圧制御遅延回路である
ことを特徴とするフィードバックシステム。 - 請求項7に記載のフィードバックシステムにおいて、
前記ループフィルタの第1の入力端は、前記第2の素子ブロック側に設けられたものであり、
前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流であり、
前記チャージポンプ回路は、前記第1の電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有するものである
ことを特徴とするフィードバックシステム。 - 請求項7に記載のフィードバックシステムにおいて、
前記ループフィルタの第1の入力端は、前記第2の素子ブロック側に設けられたものであり、
前記第2の電流は、前記第1の電流の逆向き所定倍に相当する電流であり、
前記チャージポンプ回路は、前記第1の電流と前記第2の電流との差に相当する電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有し、前記第1および第2の部分チャージポンプ回路がそれぞれ出入する電流を合成して前記第1の電流を得るものである
ことを特徴とするフィードバックシステム。 - 請求項7に記載のフィードバックシステムにおいて、
前記ループフィルタの第1の入力端は、前記第1の素子ブロック側に設けられたものであり、
前記第2の電流は、前記第1の電流の同方向所定倍に相当する電流であり、
前記チャージポンプ回路は、前記第1の電流を出入する第1の部分チャージポンプ回路と、前記第2の電流を出入する第2の部分チャージポンプ回路とを有するものである
ことを特徴とするフィードバックシステム。 - 請求項1に記載の低域ろ波回路を備えた
ことを特徴とする半導体集積回路。 - 請求項7に記載のフィードバックシステムを備えた
ことを特徴とする半導体集積回路。 - 請求項14に記載の半導体集積回路において、
当該半導体集積回路は、ICカードに用いられるものである
ことを特徴とする半導体集積回路。 - 請求項14に記載の半導体集積回路において、
当該半導体集積回路は、チップ・オン・チップ構造をしたものであり、
前記フィードバックシステムは、前記チップ・オン・チップ構造における上層部に実装されている
ことを特徴とする半導体集積回路。 - 請求項14に記載の半導体集積回路において、
前記フィードバックシステムは、当該半導体集積回路のパッド領域に実装されている
ことを特徴とする半導体集積回路。 - 請求項14に記載の半導体集積回路において、
当該半導体集積回路は、マイクロプロセッサである
ことを特徴とする半導体集積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003121647A JP4220828B2 (ja) | 2003-04-25 | 2003-04-25 | 低域ろ波回路、フィードバックシステムおよび半導体集積回路 |
US10/815,672 US7078948B2 (en) | 2003-04-25 | 2004-04-02 | Low-pass filter, feedback system, and semiconductor integrated circuit |
CNB2004100335711A CN1298110C (zh) | 2003-04-25 | 2004-04-06 | 低通滤波电路、反馈系统及半导体集成电路 |
EP20040009424 EP1471645A1 (en) | 2003-04-25 | 2004-04-21 | Low-pass filter, feedback system, and semiconductor integrated circuit |
KR1020040028039A KR20040092477A (ko) | 2003-04-25 | 2004-04-23 | 저역통과필터, 피드백 시스템 및 반도체집적회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003121647A JP4220828B2 (ja) | 2003-04-25 | 2003-04-25 | 低域ろ波回路、フィードバックシステムおよび半導体集積回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004328456A true JP2004328456A (ja) | 2004-11-18 |
JP2004328456A5 JP2004328456A5 (ja) | 2006-06-15 |
JP4220828B2 JP4220828B2 (ja) | 2009-02-04 |
Family
ID=32959696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003121647A Expired - Fee Related JP4220828B2 (ja) | 2003-04-25 | 2003-04-25 | 低域ろ波回路、フィードバックシステムおよび半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7078948B2 (ja) |
EP (1) | EP1471645A1 (ja) |
JP (1) | JP4220828B2 (ja) |
KR (1) | KR20040092477A (ja) |
CN (1) | CN1298110C (ja) |
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---|---|
EP1471645A1 (en) | 2004-10-27 |
JP4220828B2 (ja) | 2009-02-04 |
CN1540867A (zh) | 2004-10-27 |
US20040212440A1 (en) | 2004-10-28 |
KR20040092477A (ko) | 2004-11-03 |
CN1298110C (zh) | 2007-01-31 |
US7078948B2 (en) | 2006-07-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060417 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060417 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081114 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |