JP2009543463A - 雑音除去を有するループフィルタ - Google Patents

Abstract

【解決手段】 ループフィルタは、第１及び第２の信号経路７２０,７３０、演算増幅器（オペアンプ）７３６及び雑音除去経路７４０を含む。第１の信号経路７２０は、第１の信号に第１の伝達関数を供給する。第２の信号経路７３０は、第２の信号に第２の伝達関数を供給する。第２の信号は、第１の信号のスケール化バージョンである。キャパシタ７３４は、因子アルファだけ小さくスケールされる。オペアンプは、第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号ＶＣＴＲＬを生成するために第１及び第２の信号経路からの信号を合計することを容易にするように形成される。雑音除去経路７４０は、オペアンプに結合され、制御信号中のオペアンプ雑音を相殺するのに使用される雑音除去信号ＶＣＴＲＬを生成する。制御信号ＶＣＴＲＬ及び雑音消去信号ＶＮは、電圧制御発振器（ＶＣＯ）内に含まれるバリキャップ７５０の各ノードに適用される。
【選択図】 図７Ａ

Description

本発明は、一般的に電子回路に関し、特に位相同期回路において好適なループフィルタに関する。

位相同期回路（ＰＰＬｓ）は、一般に多くの電子回路において使用され、特に通信回路において重要である。例えば、デジタルシステムは、同期回路、例えば、フリップフロップをトリガーするクロック信号を使用する。送信機及び受信機は、夫々周波数のアップコンバージョン及びダウンコンバージョン用に局部発振器（ＬＯ）信号を使用する。無線通信システムにおける無線デバイス（例えば、セルラ電話機）は、デジタル回路用のクロック信号及び送信回路及び受信回路用のＬＯ信号を一般的に使用する。クロック信号及びＬＯ信号は、ＰＬＬｓ内で動作する電圧制御発振器（ＶＣＯｓ）を用いてしばしば生成される。

ＰＬＬは、ＶＣＯ、ループフィルタ及び他の回路ブロックを一般的に含む。ループフィルタは、位相エラー信号を受け取り、フィルタにかけ、ＶＣＯに制御信号を供給する。ループフィルタは、集積回路（ＩＣ）の外部である分離した回路構成で提供されてもよい。コストを削減するため、かつ、信頼性を可能な限り向上させるためには、ＩＣ上にループフィルタを実装することが好ましい。しかしながら、ループフィルタは、ＩＣの広範囲を占有する大きなキャパシタを一般的に有する。残念ながら、これらのスキームの多くは、ＰＬＬにかなりの量の雑音を導入する。雑音は、性能を低下させる可能性があり、ＶＣＯ／ＰＬＬに仕様を破綻させる可能性さえある。

従って、ＩＣ上の統合に好適で高性能なループフィルタに関して技術的に要請がある。

雑音除去を有する革新的なループフィルタは、ここに記述される。実施形態では、ループフィルタは、第１及び第２の信号経路、演算増幅器（オペアンプ）及び雑音除去経路を含む。第１の信号経路は、第１の電流源から第１の信号を受信し、第１の信号に第１の伝達関数（例えば、ローパス応答）を供給する。第２の信号経路は、第２の電流源から第２の信号を受信し、第２の信号に第２の伝達関数（例えば、インテグレーション応答）を供給する。第２の電流源は、第１の電流源よりアルファ倍小さな出力電流を供給する。アルファは、１より大きい。第２の信号は、第１の信号のスケール化されたバージョンであり、因子アルファだけ第１の信号より小さい。第１の信号経路は、レジスタ及び第１のキャパシタを含むことができる。第２の信号は、アルファだけ小さくスケールされるため、第２の信号経路は、因子アルファだけ小さくスケールされた第２のキャパシタを含むことができる。より小さいキャパシタのサイズは、ループフィルタをＩＣ上の統合に好適なものにする。

オペアンプは、第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号を生成するために第１及び第２の信号経路からの信号を合計することを容易にする。オペアンプ及び第１及び第２の信号経路は、以下に記述されるように、種々の方法で結合されることができる。雑音除去経路は、オペアンプに直接にまたは間接に結合され、制御信号中のオペアンプ雑音を相殺するのに使用される雑音除去信号を供給する。制御信号及び雑音除去信号は、可調な回路要素、例えば、バラクタに適用されることができる。この回路要素は、制御信号によって制御されることができ、雑音除去信号によって相殺されるオペアンプ雑音を有することができる。

本発明の種々の面及び実施形態は、以下にさらに詳細に記述される。

本発明の特徴及び性質は、図面において同等の参照符号が相応して全体を通して識別され、図面と併せて以下に説明される詳細な説明からより明らかになるであろう。

図１は、ＰＬＬのブロック図を示している。 図２Ａは、単経路ループフィルタの周波数応答を示している。 図２Ｂは、２重経路ループフィルタの周波数応答を示している。 図３は、パッシブ単経路ループフィルタを示している。 図４は、パッシブ２重経路ループフィルタを示している。 図５は、２つのオペアンプを有するアクティブ２重経路ループフィルタを示している。 図６Ａは、１つのオペアンプを有するアクティブ２重経路ループフィルタを示している。 図６Ｂは、１つのオペアンプを有するアクティブ２重経路ループフィルタを示している。 図７Ａは、雑音除去を有するアクティブ２重経路ループフィルタを示している。 図７Ｂは、雑音除去を有するアクティブ２重経路ループフィルタを示している。 図７Ｃは、雑音除去を有するアクティブ２重経路ループフィルタを示している。 図７Ｄは、雑音除去を有するアクティブ２重経路ループフィルタを示している。 ３つのループフィルタの設計におけるループフィルタ出力雑音を示している。 雑音除去及びＶＣＯを有する２重経路ループフィルタ示している。 雑音除去を有するループフィルタを実行するプロセスを示している。 図１１は、無線デバイスのブロック図を示している。

語“典型的（exemplary）”は、“例、事例、又は実例である”ことを意味するためにここに使用される。“典型的”としてここに記述されるいずれかの実施形態又は設計は、必ずしも他の実施形態又は設計より好ましい又は好都合であると解釈されるべきではない。

図１は、位相比較器（ＰＦＤ）１１０、チャージポンプ（ＣＰ）１２０、ループフィルタ（ＬＦ）１３０、電圧制御発振器１４０及び分周器１５０を含む同期位相回路（ＰＬＬ）１００のブロック図を示している。ＶＯＣ１４０は、ループフィルタ１３０からの制御信号Ｖ_ＣＴＲＬによって定められる周波数を有する発振器信号を生成する。分周器１５０は、周波数に因子Ｎで発振器信号を分周し、フィードバック信号を供給する。一般に、Ｎ≧１であり、Ｎは、整数値又は非整数値であってもよい。

位相比較器１１０は、参照信号及びフィードバック信号を受信し、この２つの信号の位相を比較して２つの信号間の位相差／エラーを示す検出器信号を供給する。チャージポンプ１２０は、検出された位相エラーに比例するエラー信号Ｉ_ＣＰを生成する。ループフィルタ１３０は、エラー信号にフィルタをかけ、ＶＣＯ１４０に制御信号を供給する。ループフィルタ１３０は、フィードバック信号の位相又は周波数が参照信号の位相又は周波数にロックされるような制御信号を調節する。

ループフィルタ１３０は、ＰＬＬ１００における所望のクローズドループ応答を実現するように一般的に選定される周波数応答を有する。例えば、ループフィルタ１３０の周波数応答は、利得、トラッキング性能（tracking performance）及びＰＬＬ雑音特性間のトレードオフに基づいて選定されることができる。

図２Ａは、ループフィルタ１３０の周波数応答２１０のプロットを示している。周波数応答２１０は、直流（ＤＣ）において第１の極、周波数ω１においてゼロ、及び周波数ω２において第２の極を含む。ＤＣにおける第１極は、ＤＣからω_１まで周波数の１ディケード（decade）につき−２０デシベル（ｄＢ）の勾配に帰着する。ω_１におけるゼロは、ω_１からω_２まで平坦な周波数応答に帰着する。ω_２における第２極は、ω_２以降から１ディケードにつき−２０ｄＢの傾きに帰着する。

図３は、図２Ａに示される周波数応答を備えることができるループフィルタ３１０の概略図を示している。ループフィルタ３１０は、レジスタ３２４、並びに、蓄電器３２６及び３２８を含む。レジスタ３２４及び蓄電器３２６は、ノードＸ及び回路接地間に直列に結合される。蓄電器３２８は、ノードＸ及び回路接地間に結合される。チャージポンプ１２０からの電流源３２２は、ＶＣＯ１４０に制御電圧Ｖ_ＣＴＲＬを供給するノードＸを駆動する。所望のループフィルタ周波数応答は、レジスタ３２４、キャパシタ３２６及び３２８、並びに電流源３２２に適切な値を選定することによって得られることができる。

戻って図２Ａを参照すると、ゼロの位置は、図３のレジスタ３２４及びキャパシタ３２６、即ち、ω_１＝１／Ｒ・Ｃ_１によって定められる。第２極の位置は、レジスタ３２４及び主にキャパシタ３２８、即ち、ω_２≒１／Ｒ・Ｃ_２によって定められる。ω_１は、一般的にω_２よりも非常に小さい（例えば、１桁以下小さい）ため、キャパシタＣ_１は、一般的にキャパシタＣ_２よりも非常に大きい（例えば、１桁以上）。ループフィルタ３１０が集積回路（ＩＣ）上に実装されるとすると、キャパシタＣ_１は、キャパシタＣ_２より非常に大きい領域を占有する。これは、ＩＣ上へのループフィルタ３１０の統合をコストの観点から非現実的にする。

キャパシタＣ_１のサイズを縮小するために、図３のループフィルタ３１０は、２つの信号経路に分岐されてもよい。一方の信号経路は、ＤＣにおける１つの極を用いた周波数応答であってよいインテグレーション応答を供給することができる。他方の信号経路は、周波数ωにおける１つの極を用いた周波数応答であってもよいローパス応答を提供することができる。夫々の信号経路は、キャパシタの適切なサイズで設計されることができる。２つの信号経路の出力は、ループフィルタにおける所望の周波数応答を有する制御電圧を得るために合計されることができる。

図４は、図２Ａに示されるものと同様な周波数応答を備えることができる２重経路のループフィルタ４１０の概略図を示している。ループフィルタ４１０は、第１の信号経路４２０、第２の信号経路４３０及び加算器４４０を含む。第１の信号経路４２０は、加算器４４０の一方の入力及び回路接地間に並列に結合されるレジスタ４２４及びキャパシタ４２６を含む。チャージポンプ１２０からの電流源４２２は、レジスタ４２４及びキャパシタ４２６を駆動する。第２の信号経路４３０は、加算器４４０の他方の入力及び回路接地間に結合されるキャパシタ４３４を含む。チャージポンプ１２０からの電流源４３２は、キャパシタ４３４を駆動する。加算器４４０は、２つの入力を合計し、ＶＣＯ１４０に制御電圧Ｖ_ＣＴＲＬを供給する。

第１の信号経路４２０は、下記式として表わされることができる伝達関数Ｈ_１（ｓ）を有する。

Ｈ_１（ｓ）は、ω_２＝１／Ｒ・Ｃ_２において１つの極を有するローパス応答である。

第２の信号経路４３０は、下記式として表わされることができる伝達関数Ｈ_２（ｓ）を有する。

Ｈ_２（ｓ）は、ＤＣにおいて１つの極を有するインテグレーション応答である。

ループフィルタ４１０は、下記式として表わされることができる全体的な伝達関数Ｈ（ｓ）を有する。

図２Ｂは、図４の２重経路ループフィルタ４１０に対する全体的な伝達関数Ｈ（ｓ）の周波数応答２２０のプロットを示している。周波数応答２２０は、ＤＣにおいて第１の極、周波数ω´_１においてゼロ、周波数ω´_２において第２の極を含む。Ｃ_１は、Ｃ_２よりも非常に大きいため、ゼロの位置は、レジスタ４２４及び主にキャパシタ４３４、即ち、ω´_１≒１／Ｒ・Ｃ_１によって定められる。第２極の位置は、レジスタ４２４及びキャパシタ４２６、即ち、ω´_２＝１／Ｒ・Ｃ_２によって定められる。所望のループフィルタの周波数応答は、レジスタ４２４、キャパシタ４２６及び４２８並びに電流源４２２及び４３２に適切な値を選定することで得られることができる。

ループフィルタ４１０の２つの信号経路４２０及び４３０は、キャパシタの値を選定することに関して融通性を与える。図４に示されるように、電流源４２２は、Ｉ_ＣＰの電流を供給することができ、電流源４３２は、Ｉ_ＰＣ／α、ここでα＞１、の電流を供給することができる。これは、キャパシタ４３４を因子αによって小さくスケール化されることを可能にする。例えば、α＝１０とすると、キャパシタ４３４は、Ｃ_１／１０の容量を有することができ、図３のループフィルタ３１０内のキャパシタ３２６よりも１０倍小さいだろう。より小さいキャパシタのサイズは、ループフィルタ４１０をＩＣ上に統合されることを可能にする。

２重経路ループフィルタ４１０は、様々な方法で実施されてもよい。ループフィルタ４１０のいくつかの典型的な設計は、以下に記述されている。

図５は、図４のループフィルタ４１０の代わりの１つの設計であるループフィルタ５１０の概略図を示している。ループフィルタ５１０は、第１の信号経路５２０、第２の信号経路５３０及び加算回路５４０を含む。第１の信号経路５２０は、レジスタ５２４、キャパシタ５２６及びオペアンプ５２８を含む。レジスタ５２４及びキャパシタ５２６は、並列にオペアンプ５２８の反転入力及び出力間に結合される。レジスタ５２４及びキャパシタ５２６は、並列にオペアンプ５２８の反転入力及び出力に結合される。チャージポンプ１２０からの電流源５２２は、オペアンプ５２８の反転入力を駆動する。第２の信号経路５３０は、オペアンプ５４６の非反転入力及び回路接地間に結合されるキャパシタ５３４を含む。チャージポンプ１２０からの電流源５３２は、オペアンプ５４６の非反転入力及びキャパシタ５３４を駆動する。加算回路５４０は、レジスタ５４２及び５４４、並びにオペアンプ５４６を含む。抵抗５４２は、オペアンプ５２８の出力及びオペアンプ５４６の反転入力間に結合される。レジスタ５４４は、オペアンプ５４６の反転入力及び出力間に結合される。オペアンプ５４６は、ＶＣＯ１４０に制御電圧Ｖ_ＣＴＲＬを供給する。

ループフィルタ５１０は、所望のループフィルタ周波数応答を供給する、かつ、キャパシタ５３４のサイズを縮小するという目的を実現する。しかしながら、ループフィルタ５１０は、所望の機能を実現するために２つのオペアンプを使用する。これらのオペアンプは、制御電圧Ｖ_ＣＴＲＬに出現するオペアンプ雑音を生成する。さらに、大きい（例えば、レイルトゥレイル）電圧振幅は、オペアンプ５４６の非反転入力に出現する。

図６Ａは、図４のループフィルタ４１０の代わりの他の設計であるループフィルタ６１０の概略図を示している。ループフィルタ６１０は、第１の信号経路６２０、第２の経路６３０及び加算回路を含む。第１の信号経路６２０は、レジスタ６２４及びキャパシタ６２６を含む。レジスタ６２４は、オペアンプ６３６の出力及びノードＡ間に結合される。キャパシタ６２６は、ノードＡ及び回路接地間に結合される。チャージポンプ１２０からの電流源６２２は、制御電圧Ｖ_ＣＴＲＬを供給するノードＡを駆動する。第２の信号経路６３０は、オペアンプ６３６の非反転入力及び回路接地間に結合されるキャパシタ６３４を含む。チャージポンプ１２０からの電流源６３２は、キャパシタ６３４を駆動する。オペアンプ６３６は、加算機能を実行する。

ループフィルタ６１０は、１つのオペアンプ６３６のみを使用するという上述した目的を実現する。しかしながら、このオペアンプは、制御電圧Ｖ_ＣＴＲＬに出現するオペアンプ雑音を生成する。さらに、大きい電圧振幅は、オペアンプ６３６の非反転入力に出現する。

図６Ｂは、図４のループフィルタ４１０の代わりのさらに他の設計であるループフィルタ６１２の概略図を示している。ループフィルタ６１２は、第１の信号経路６２０、第２の信号経路６４０及び加算回路を含む。第２の信号経路６４０は、オペアンプ６４６の反転入力及び出力間に結合されるキャパシタ６４４を含む。チャージポンプ１２０からの電流源６４２は、同様にオペアンプ６４６の反転入力にも結合され、キャパシタ６４４を駆動する。電流源６４２は、図６Ａの電流源６３２の反対の方向に結合される。これは、電流源６３２が図６Ａのオペアンプ６３６の非反転入力に結合されるのに対して電流源６４２が図６Ｂのオペアンプ６４６の反転入力に結合されるためである。

ループフィルタ６１２は、１つのオペアンプのみを使用するという上述した目的を実現し、オペアンプ６４６の反転入力における高圧発振を回避する。しかしながら、オペアンプ６４６は、制御電圧Ｖ_ＣＴＲＬに出現するオペアンプ雑音を生成する。

一般に、ループフィルタにおけるオペアンプからの雑音は、ループフィルタによって制御されるＶＣＯの位相雑音を大きく低下させることができる。低下量は、１つの典型的なＰＬＬ設計に対して測定された。このＰＬＬ設計に対して、ＶＣＯの統合位相雑音は、例えば図３に示されるように、オフチップのパッシブループフィルタを使用するＰＬＬを用いて初めて測定された。ＰＬＬが、例えば図６Ａ又は図６Ｂに示されるように、オペアンプを有する２重経路ループフィルタを採用する場合、同一ＶＣＯの統合位相雑音は、約３ｄＢ近く低下することが検出された。この位相雑音の低下量は、ＶＣＯにより小さな位相雑音マージンを持たせる、又は、さらに悪いことに、位相雑音の仕様を破綻させるかもしれない。

ある面において、雑音除去を有する革新的な２重経路ループフィルタは、記述されている。雑音除去は、雑音を相殺する、低減する、抑える、或いは軽減するように試みるプロセスを参照する。ここに記載される革新的なループフィルタは、オペアンプ雑音の顕著な量を導入することなく所望のループフィルタ周波数応答を与え、キャパシタのサイズを縮小するという目的を実現する。革新的なループフィルタは、従って、ＩＣ上での統合に好適である。さらに、良い位相雑音特性は、雑音除去を有するオンチップのループフィルタにより制御されるＶＣＯに対して実現されることができる。

図７Ａは、雑音除去を有する２重経路ループフィルタ７１０の実施形態の概略図を示している。ループフィルタ７１０は、図４のループフィルタ４１０の代わりの新規な設計であり、図１のループフィルタ１３０に使用されることができる。ループフィルタ７１０は、第１の信号経路７２０、第２の信号経路７３０、加算回路及び雑音除去経路７４０を含む。第１の信号経路７２０は、夫々図６Ａのレジスタ６２４及びキャパシタ６２６に関して前述したように結合されるレジスタ７２４及びキャパシタ７２６を含む。チャージポンプ１２０からの電流源７２２は、第１の信号経路を駆動する。第２の信号経路７２０は、図６Ｂのキャパシタ６４４に関して前述したように結合されるキャパシタ７３４を含む。チャージポンプ１２０からの電流源７３２は、第２の信号経路を駆動する。オペアンプ７３６は、２つの信号経路からの信号に対して加算機能を果たす。

図７Ａに示される実施形態では、雑音除去経路７４０は、レジスタ７４２及びキャパシタ７４４を含む。レジスタ７４２は、オペアンプ７３６の反転入力及びノードＢ間に結合される。キャパシタ７４４は、ノードＢ及び回路接地間に結合される。レジスタ７４２及びキャパシタ７４４は、レジスタ７２４及びキャパシタ７２６と同じく−３ｄＢの処理能力を有する。これは、ノードＢにおけるオペアンプ雑音がノードＡ（少なくとも低周波数において）におけるオペアンプ雑音と同様の特性を有することに帰着する。

ノードＡは、ＶＣＯ１４０に制御電圧Ｖ_ＣＴＲＬを供給する。ノードＢは、雑音除去電圧Ｖ_Ｎを供給する。可変キャパシタ（バラクタ）７５０は、ノードＡ及びＢ間に結合される。バラクタ７５０に印加する電圧は、Ｖ_ＶＡＲ＝Ｖ_ＣＴＲＬ−Ｖ_Ｎとして与えられることができる。Ｖ_Ｎは、図７Ａに示される実施形態では仮想的な接地であり、バラクタ７５０に印加する電圧は、Ｖ_ＣＴＲＬに本質的に等しい。ループフィルタ７１０は、次のように作動する。第１の信号経路７２０に関して、オペアンプ７３６は、低出力インピーダンスを有し、電流源７２２、レジスタ７２４及びキャパシタ７２６は、図４の電流源４２２、レジスタ４２４及びキャパシタ４２６と同じ方法で本質的に結合される。第２の信号経路７３０に関して、オペアンプ７３６は、同様に光入力インピーダンス有するため、電流源７３２及びキャパシタ７３４は、図４の電流源４３２及びキャパシタ４３４と同じ方法で本質的に結合される。オペアンプ７３６の反転入力は、非反転入力が回路接地に結合されるため仮想的な接地にある。従って、オペアンプ７３６の反転入力における電圧振幅は、極小である。オペアンプ７３６は、電流源７３２からの電流Ｉ_ＣＰ／α及びキャパシタ７３４の静電容量Ｃ_１／αによって定められる出力電圧を供給する。オペアンプ出力電圧は、レジスタ７２４を介して電流に変換され、ノードＡにおいて電流源７２２からの電流Ｉ_ＣＰと共に合計される。

明確にするために、全オペアンプ雑音は、次の説明におけるオペアンプの出力に参照される。オペアンプ７３６からの雑音は、レジスタ７２４及びキャパシタ７２６から成る第１のオペアンプ雑音経路を経由して移動する。オペアンプ７３６からの雑音は、同様にキャパシタ７３４、レジスタ７４２及びキャパシタ７４４から成る第２のオペアンプ雑音経路を経由して移動する。第２の雑音経路を経由したオペアンプ雑音は、特に低周波数において、第１の雑音経路を経由したオペアンプ雑音と近似的に同程度である。同一のオペアンプ雑音は、その結果バラクタ７５０の両端部／端子に与えられる。バラクタ７５０の一方の端部におけるオペアンプ雑音は、バラクタ７５０の他方の端部におけるオペアンプ雑音を本質的に相殺する。雑音除去が有効であると仮定すると、バラクタ７５０は、その時には電流源７２２及び７３２からの所望の信号のみを観測するだろう。

図７Ｂは、図４のループフィルタ４１０の代わりの他の新規な設計である雑音除去を有する２重経路ループフィルタ７１２の実施形態の概略図を示している。ループフィルタ７１２は、図７Ａのループフィルタ７１０における全回路要素、例えば、レジスタ７４２及びキャパシタ７４４を含む。図７Ｂに示される実施形態では、第１の信号経路７２０に関して、キャパシタ７２６は、ノードＡ及びオペアンプ７３６の出力間（ノードＡ及び回路接地間の代わりに）に結合されている。雑音除去経路７４０に関して、オペアンプ７３６の反転出力は、ワイヤーライン７４６経由で雑音除去電圧Ｖ_Ｎを供給するノードＢに結合される。第１のオペアンプ雑音除去経路は、レジスタ７２４及びキャパシタ７２６を経由している。第２の雑音経路は、キャパシタ７３４及びワイヤーライン７４６を経由している。第２の雑音経路を経由するオペアンプ雑音は、特に低周波数において、第１の雑音経路を経由するオペアンプ雑音と同様である。従って、オペアンプ雑音は、電流源７２２及び７３２からの所望の信号を主に観察するバラクタ７５０において本質的に相殺される。

図７Ｃは、図４のループフィルタ４１０の代わりのさらに他の新規な設計である雑音除去を有する２重経路ループフィルタ７１４の実施形態の概略図を示している。ループフィルタ７１４は、図７Ｂのループフィルタ７１２の全回路要素を含む。図７Ｃに示される実施形態では、第１の信号経路７２０に関して、レジスタ７２４及びキャパシタ７２６は、並列にオペアンプ７３６の反転入力及び出力間に結合される。電流源７２２は、同様にオペアンプ７３６の反転入力（ノードＡ）に結合され、レジスタ７２４及びキャパシタ７２６を駆動する。第２の信号経路７３０に関して、キャパシタ７３４は、ノードＢ及びオペアンプ７３６の出力間に結合される。電流源７３２は、同様にノードＢに結合され、キャパシタ７３４を駆動する。雑音除去経路７４０に関して、電流源７３２及びキャパシタ７３４は、ワイヤーライン７４６経由でノードＢに結合され、ノードＢは、雑音除去電圧Ｖ_Ｎを供給する。

第１のオペアンプ雑音経路は、レジスタ７２４及びキャパシタ７２６を経由している。第２のオペアンプ雑音経路は、キャパシタ７３４及びワイヤーライン７４６を経由している。第２の雑音経路経由のオペアンプ雑音は、特に低周波数において、第１の雑音経路経由のオペアンプ雑音と同様である。従って、オペアンプ雑音はバラクタ７５０において本質的に相殺される。

図７Ｄは、図４のループフィルタ４１０の代わりのさらに他の新規な設計である雑音除去を有する２重経路ループフィルタ７１６の実施形態の概略図を示している。ループフィルタ７１６は、図７Ｂのループフィルタ７１２における全回路要素を含む。図７Ｄに示される実施形態では、第１の信号経路７２０に関して、レジスタ７２４及びキャパシタ７２６は、図７Ｂに対して前述した通りである。第２の信号経路７３０に関して、キャパシタ７３４は、ノードＢ及びオペアンプ７３６の出力間に結合される。電流源７３２は、同様にノードＢに結合され、キャパシタ７３４を駆動する。オペアンプ７３６は、自出力に結合される反転入力及び回路接地に結合される非反転入力を有する。オペアンプ７３６は、従って、単一の増幅バッファとして作動する。雑音除去経路７４０に関して、電流源７３２及びキャパシタ７３４は、ワイヤーライン７４６経由でノードＢに結合され、ノードＢは、雑音除去電圧Ｖ_Ｎを供給する。

第１のオペアンプ雑音経路は、レジスタ７２４及びキャパシタ７２６を経由している。第２のオペアンプ雑音経路は、キャパシタ７３４及びワイヤーライン７４６を経由している。第２の雑音経路経由のオペアンプ雑音は、特に低周波数において、第１の雑音経路経由のオペアンプ雑音と同様である。従って、オペアンプ雑音はバラクタ７５０において本質的に相殺される。

図７Ａから図７Ｄは、雑音除去を有する２重経路ループフィルタのいくつかの実施形態を示している。雑音除去を有する２重経路ループフィルタは、種々の他の設計で同様に実施されてもよく、これは、本発明の範囲内である。一般に、ループフィルタは、所望の信号に加えて不要なオペアンプ雑音を有する第１の出力信号及び不要なオペアンプ雑音を有する第２の出力信号を供給する。第１及び第２の出力信号で作動される回路要素（例えば、バラクタ）は、その結果、両端子において同様のオペアンプ雑音を観測し、オペアンプ雑音は、本質的に相殺されるであろう。雑音除去の有効性は、第２の出力信号中のオペアンプ雑音がいかに良く第１の出力信号中のオペアンプ雑音に合致するかに依存する。第１及び第２のオペアンプ雑音経路は、ターゲットの周波数レンジを超えて第２の出力信号中のオペアンプ雑音が第１の出力信号中のオペアンプ雑音に合致するように設計されることができる。

図８は、いくつかの典型的なループフィルタ設計に対して出力雑音のプロットを示している。プロット８１０は、例えば図３に示されるように、パッシブ要素を有するオフチップのループフィルタの出力雑音応答を示している。プロット８１２は、例えば、図６Ａ又は６Ｂに示されるように、雑音除去なしのオンチップのアクティブ２重経路ループフィルタの出力雑音応答を示している。プロット８１２は、オペアンプ雑音が低周波数においてループフィルタ出力雑音を著しく増大させることを示している。プロット８１４は、例えば、図７Ｂに示されるように、雑音除去を有するオンチップのアクティブ２重経路ループフィルタの出力雑音応答を示している。プロット８１４は、オペアンプ雑音が雑音除去信号Ｖ_Ｎで本質的に相殺される。雑音除去を有するオンチップのアクティブ２重経路ループフィルタの雑音特性は、オフチップのパッシブループフィルタの雑音特性と遜色ない。

図９は、２重経路ループフィルタ７１２及び図１のＶＣＯ１４０の実施形態の概略図を示している。この実施形態では、ＶＣＯ１４０は、相補型金属酸化膜半導体（ＣＭＯＳ）で実施され、アンプ９１０及び共振器タンク回路９２０を含む。

アンプ９１０は、Ｎ型ＭＯＳ（Ｎ−ＭＯＳ）トランジスタ９１２ａ及び９１２ｂ、並びにＰ型ＭＯＳ（Ｐ−ＭＯＳ）トランジスタ９１４ａ及び９１４ｂから成る。トランジスタ９１２ａ及び９１４ａは、第１のインバータを形成し、トランジスタ９１２ｂ及び９１４ａは、第２のインバータを形成する。トランジスタ９１２ａは、回路接地に結合されるソース、トランジスタ９１４ａのドレインに結合されるドレイン、及びノードＶ^＋ _ＯＳＣに結合されるゲートを有する。トランジスタ９１４ａは、電源Ｖ_ＤＤに結合されるソース、トランジスタ９１２ａのドレインに結合されるドレイン、及びノードＶ^＋ _ＯＳＣに結合されるゲートを有する。トランジスタ９１２ｂ及び９１４ｂは、夫々トランジスタ９１２ａ及びトランジスタ９１４ａと同様の方法で結合される。ノードＶ^＋ _ＯＳＣ及びＶ⁻ _ＯＳＣは、夫々第１のインバータの入力及び出力を示している。ノードＶ⁻ _ＯＳＣ及びＶ^＋ _ＯＳＣは、同様に夫々第２のインバータの入力及び出力を示している。第１及び第２のインバータは、従って、直列に、かつクローズドループの形状に結合されている。ノードＶ^＋ _ＯＳＣ及びＶ⁻ _ＯＳＣは、ＶＣＯ１４０の差動出力を示し、発振器信号を供給する。

共振器タンク回路９２０は、インダクタ９２２、バラクタ９２４ａ及び９２４ｂ、キャパシタ９２６ａ及び９２６ｂ、並びにレジスタ９２８ａ及び９２８ｂから成る。インダクタ９２２は、ノードＶ^＋ _ＯＳＣ及びＶ⁻ _ＯＳＣ間に結合される。バラクタ９２４ａは、ノードＡに結合されるアノード及びノードＳａに結合されるカソードを有する。キャパシタ９２６ａは、ノードＳａ及びノードＶ⁻ _ＯＳＣ間に結合される。レジスタ９２８ａは、ノードＢ及びノードＳａ間に結合される。バラクタ９２４ｂ、キャパシタ９２６ｂ及びレジスタ９２８ｂは、夫々バラクタ９２４ａ、キャパシタ９２６ａ及びレジスタ９２８ａと同様の方法で結合される。

タンク回路９２０では、バラクタ９２４ａ及び９２４ｂは、ループフィルタ７１２からの制御電圧ＶＣＴＲＬによって調節されることができる可変な静電容量を備える。バラクタ９２４ａ及び９２４ｂの静電容量、並びにインダクタ９２２のインダクタンスは、ＶＣＯ１４０からの発振器信号の周波数を定めるタンク回路９２０の共振周波数を定める。キャパシタ９２６ａ及び９２６ｂは、ノードＳａ及びＳｂに所望の電圧でバイアスをかけることを可能にするＤＣブロッキングを備える。レジスタ９２８ａ及び９２８ｂは、アイソレーションをノードＳａ及びＳｂに提供する。

ループフィルタ７１２は、チャージポンプ内の電流源７２２及び７３２から電流を受け取り、制御電圧Ｖ_ＣＴＲＬ並びにＶＣＯ１４０内のバラクタ９２４ａ及び９２４ｂに対する雑音除去電圧Ｖ_Ｎを生成する。ノードＡは、低インピーダンスであり、ループフィルタ７１２からの制御信号を伝える。ノードＢは、高インピーダンスであり、低漏出量を有して本質的に信号振幅を有さない。オペアンプ７３６の非反転入力は、参照電圧Ｖ_ＲＥＦに結合されることができる。ノードＳａ及びＳｂにおけるＤＣ電圧は、その結果、Ｖ_ＲＥＦに等しくなるであろう。バラクタ９２４ａ及び９２４ｂのためのバイアス電圧は、従って、オペアンプ７３６の非反転入力に適切な参照電圧を適用することによって設定されることができる。

図９は、雑音除去を有する２重経路ループフィルタにより制御されることができる典型的なＶＣＯを示している。ここに記述される２重経路ループフィルタは、他のＶＣＯ及び、例えば、電流制御発振器（ＩＣＯｓ）、電圧制御水晶発振器（ＶＣＸＯｓ）等のような他のタイプの発振器に対して使用されてもよい。ここに記述される２重経路ループフィルタは、整数ＮのＰＬＬ（図１の分周比Ｎは、整数値である。）及び分数ＮのＰＬＬ（Ｎは、整数値でない。）等の種々のタイプに対して使用されてもよい。第１及び第２の信号経路は、所望の伝達関数を供給するように設計されることができる。例えば、第１の信号経路内のキャパシタＣ_２は、分数ＮのＰＬＬに対してよりシャープなロールオフを実現するために高次ローパスフィルタに交換してもよい。

図１０は、雑音除去を有するループフィルタを実行するプロセス１０００の実施形態を示している。第１及び第２の信号は、夫々チャージポンプ内の第１及び第２の電流源で生成される（ブロック１０１２）。第２の電流源は、第１の電流源よりアルファ倍小さい電流を供給する。ここで、アルファは、１より大きく、例えば、１０以上でもあってもよい。第２の信号は、第１の信号のスケール化バージョンであり、因子アルファだけ第１の信号より小さい。

第１の信号は、第１の信号に第１の伝達関数（例えば、ローパス応答）を供給する第１の信号経路を通過される（ブロック１０１４）。第２の信号は、第２の信号に第２の伝達関数（例えば、インテグレーション応答）を供給する第２の信号経路を通過される（ブロック１０１６）。第１の信号経路は、レジスタ及び第１のキャパシタを含むことができる。第２の信号経路は、アルファ倍小さくスケールされた第２の信号のため因子アルファ倍小さくスケールされた第２のキャパシタを含むことができる。オペアンプは、第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号を生成するために第１及び第２の信号経路からの信号を合計することを容易にするように形成される（ブロック１０１８）。オペアンプ並びに第１及び第２の信号経路は、ループフィルタの一部であり、例えば、図７Ａから７Ｄに示されるように、種々の方法で結合されてもよい。

雑音除去信号は、直接に又は間接に結合される雑音除去経路で生成される（プロック１０２０）。雑音除去経路は、オペアンプ又は第２の信号経路に結合されるワイヤーラインを含んでよく、即ち、増設の回路要素を含んでもよい。雑音除去信号は、制御信号中のオペアンプ雑音を相殺するために使用される。制御信号及び雑音除去信号は、可調な回路要素、例えばバラクタに適用される（ブロック１０２２）。

明確にするために、２つの信号経路を有し、かつ、雑音除去を採用するループフィルタは、上述されている。雑音除去は、３以上の信号経路を有するループフィルタに対して使用されてもよい。例えば、多経路ループフィルタは、ＶＣＯ内のトラッキング周波数エラーに対して使用される制御信号を通過する１以上の信号経路、利得に対して使用されるスイープ信号を通過する他の１以上の信号経路、ＶＣＯの周波数を集中するように使用される調節信号を通過するさらに他の１以上の信号経路等を含んでもよい。

ここに記載される雑音除去を有するループフィルタは、種々の電子回路に対して使用されてもよい。無線通信デバイスに対する雑音除去を有するループフィルタの使用は、以下に記載される。

図１１は、無線通信システムにおける無線デバイス１１００の実施形態のブロック図を示している。無線デバイス１１００は、セルラ電話機、端末、携帯情報端末（ＰＤＡ）、送受話器、または他のデバイスであってもよい。無線通信システムは、符号分割多元接続（ＣＤＭＡ）方式、時分割多元接続（ＴＤＭＡ）方式、周波数分割多元接続（ＦＤＭＡ）方式、汎欧州デジタルセルラシステム（Global System for Mobile Communications）（ＧＳＭ）方式、直交ＦＤＭＡ（ＯＦＤＭＡ）方式等であってもよい。

無線デバイス１１００は、デジタルプロセッサ１１１０及び双方向通信をサポートするトランシーバ１１３０を含む。デジタルプロセッサ１１１０は、１以上の特定用途向け集積回路（ＡＳＩＣｓ）で実行されてもよく、１１３０は、１以上のＲＦ集積回路（ＲＦＩＣｓ）で実行されてもよい。

デジタルプロセッサ１１１０内において、エンコーダ１１１２は、伝達されるべきデータを処理し（例えば、フォーマットし、符号化し、インターリーブする）、モジュレータ（Ｍｏｄ）１１１４は、データチップを生成するために符号化されたデータをさらに処理する（例えば、変調し、波長を変える）。トランシーバ１１３０内において、送信（ＴＸ）ベースバンドユニット１１３２は、例えば、デジタルアナログ変換、フィルタリング、増幅等のベースバンド処理を実行する。ミクサ１１３４は、ベースバンド信号をＲＦにアップコンバートする。ＴＸＲＦユニット１１３６は、例えば、フィルタリング及び電力増幅度等の信号処理を実行し、アンテナ１１４０を介して送信されるＲＦ変調された信号を生成する。データ受信に関して、受信（ＲＸ）ＲＦユニット１１４２は、アンテナ１１４０からの入力ＲＦ信号を受信し、例えば、低雑音の増幅及びフィルタリング等の信号処理を実行する。ミクサ１１４４は、調整されたＲＦ信号をＲＦからベースバンドにダウンコンバートする。ＲＸベースバンドユニット１１４６は、例えば、フィルタリング、増幅、アナログデジタル変換等のベースバンド処理を実行する。デモジュレータ（Ｄｅｍｏｄ）１１１６は、ユニット１１４６からの入力サンプルを処理し（例えば、スクランブルを解き、復調する）、シンボル推定値を供給する。デコーダ１１１８は、シンボル推定値を処理し、複合化されたデータを供給する。一般に、デジタルプロセッサ１１１０及びトランシーバ１１３０によって処理することは、無線システムの設計に依存する。

プロセッサ１１２０は、例えば、ビデオ、オーディオ、グラフィック等の種々のアプリケーションに対応することができる。コントローラ／プロセッサ１１６０は、無線デバイス１１００内で種々の処理ユニットの動作を指令する。メモリ１１６２は、無線デバイス１１００に関するプログラムコード及びデータを記憶する。

ＶＣＯ／ＰＬＬ１１２２は、デジタルプロセッサ１１１０内でプロセッシングユニットのためのクロック信号を生成する。ＶＣＯ／ＰＬＬ１１５０は、周波数アップコンバージョンのためのミクサ１１３４によって使用される送信ＬＯ信号及び周波数ダウンコンバージョンのためのミクサ１１４４によって使用される受信ＬＯ信号を生成する。ＶＣＯ／ＰＬＬ１１２２及びＶＣＯ／ＰＬＬ１１５０は、夫々雑音特性を改善するために雑音除去を有するループフィルタを採用することができる。参照発振器１１６４は、ＶＣＯ／ＰＬＬ１１２２及びＶＣＯ／ＰＬＬ１１５０の少なくとも１つに対して参照信号を生成する。

ここに記載される雑音除去を有するループフィルタは、アナログＩＣ、ＲＦＩＣ、ＡＳＩＣ、デジタル・シグナル・プロセッサ（ＤＳＰ）、デジタル・シグナル・プロセッサ・デバイス（ＤＳＰＤ）、プログラム可能論理回路（ＰＬＤ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ及び他の電子ユニットに組み込まれてもよい。雑音除去を有するループフィルタは、例えば、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、ＣＭＯＳ、ＢＪＴ、ＧａＡｓ等の種々のＩＣ製造技術に組み込まれてもよい。ループフィルタは、同様に個別部品で実現されることもできる。

開示された実施形態の先の説明は、いかなる当業者が本発明を製造するまたは使用することを可能になるように提供される。これらの実施形態に対する種々の変形は、当業者には直ちに明らかであろう。ここに定義される一般的な原理は、本発明の精神または範囲から逸脱することなしに、他の実施形態に適用することができる。従って、本発明は、ここに示された実施形態に限定されることを意図するのではなく、ここに開示された原理及び新規な特徴と整合する最も広い範囲に許容されるべきである。

Claims (31)

1. 第１の信号を受信し、前記第１の信号に第１の伝達関数を供給するために形成される第１の信号経路と、
   第２の信号を受信し、前記第２の信号に第２の伝達関数を供給するために形成される第２の信号経路と、
   前記第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号を生成するために前記第１及び第２の信号経路からの信号を合計することを容易にするように形成される演算増幅器（オペアンプ）と、
   前記オペアンプに結合され、前記制御信号中の前記オペアンプ雑音を相殺するために使用される雑音除去信号を供給する雑音除去経路と、
   を備える装置。
2. 前記第１の伝播関数は、ローパス応答であり、前記第２の伝播関数は、インテグレーション応答である請求項１の装置。
3. 前記第１の信号経路は、前記第１の信号にローパス応答を供給するように形成されるレジスタ及び第１のキャパシタを含み、前記第２の信号経路は、前記第２の信号にインテグレーション応答を供給するように形成される第２のキャパシタを含む請求項１の装置。
4. 前記第２のキャパシタは、前記オペアンプの反転入力及び出力間に結合される請求項３の装置。
5. 前記レジスタ及び前記第１のキャパシタは、並列に前記第１の信号及び前記オペアンプの出力間に結合される請求項３の装置。
6. 前記雑音除去経路は、前記オペアンプ又は前記第２の信号経路に結合されるワイヤーラインを含む請求項１の装置。
7. 前記第２の信号は、前記第１の信号のスケール化バージョンであり、１よりも大きい因子アルファだけ前記第１の信号よりも小さい請求項１の装置。
8. 前記第２の信号経路は、因子アルファだけ小さくスケールされたキャパシタを含む請求項７の装置。
9. 前記第１の信号を供給するように形成される第１の電流源と、前記第２の信号を供給するように形成され、前記第１の電流源よりアルファ倍小さな電流を供給する第２の電流源と、ただし、アルファは、１より大きい、をさらに備える請求項１の装置。
10. アルファは、１０以上である請求項９の装置。
11. 前記制御信号及び前記雑音除去信号間に結合されるバラクタをさらに備える請求項１の装置。
12. 第１の信号を受信し、前記第１の信号に第１の伝達関数を供給するために形成される第１の信号経路と、
    第２の信号を受信し、前記第２の信号に第２の伝達関数を供給するために形成される第２の信号経路と、
    前記第１及び第２の信号経路に結合され、オペアンプ雑音を有する制御信号を生成するために前記第１及び第２の信号経路からの信号を合計することを容易にするように形成される演算増幅器（オペアンプ）と、
    前記オペアンプに結合され、前記制御信号中の前記オペアンプ雑音を相殺するために使用される雑音除去信号を供給する雑音除去経路と、
    を備える集積回路。
13. 前記第１の信号を供給するように形成される第１の電流源と、前記第２の信号を供給するように形成され、前記第１の電流源よりアルファ倍小さな電流を供給する第２の電流源と、ただし、アルファは、１より大きい、をさらに備える請求項１２の集積回路。
14. 前記第２の信号経路は、第２の伝達関数を得るために使用され、因子アルファだけ小さくスケールされたキャパシタを含む請求項１３の集積回路。
15. 第１の伝達関数を有する第１の信号経路を経由して第１の信号を渡すことと、
    第２の伝達関数を有する第２の信号経路を経由して第２の信号を渡すことと、
    オペアンプ雑音を有する制御信号を生成するために演算増幅器（オペアンプ）を有する前記第１及び第２の信号経路からの信号を合計することと、
    前記オペアンプに結合される雑音除去経路を有し、前記制御信号中の前記オペアンプ雑音を削除するために使用される雑音除去信号を生成することと、
    を備える方法。
16. 第１の電流源を有する前記第１の信号を生成することと、前記第１の電流源よりアルファ倍小さい電流を供給する第２の電流源を有する前記第２の信号を生成することと、ただし、アルファは、１より大きい、
    をさらに備える請求項１５の方法。
17. 前記制御信号及び前記雑音除去信号を可調な回路要素に適用することをさらに備える請求項１５の方法。
18. 演算増幅器（オペアンプ）を含み、オペアンプ雑音を有する制御信号を生成するように、かつ、前記制御信号中のオペアンプ雑音を削除するために使用される雑音除去信号を生成するように形成されるループフィルタと、
    前記ループフィルタに結合される電圧制御発振器（ＶＣＯ）であって、ＶＣＯの発振周波数を変更するための、前記ループフィルタからの制御信号及び雑音除去信号で適用される少なくとも１つの可調な回路要素を含む電圧制御発振器（ＶＣＯ）と、
    を備える装置。
19. 前記ループフィルタは、第１及び第２の信号を受信し、前記第１の信号に第１の伝達関数を供給し、また、前記第２の信号に第２の伝達関数を供給するように形成される請求項１８の装置。
20. 前記第１の伝達関数は、ローパス応答であり、前記第２の伝達関数は、インテグレーション応答である請求項１９の装置。
21. 前記第２の信号は、前記第１の信号のスケール化バージョンであり、１より大きい因子アルファだけ前記第１の信号よりも小さく、前記ループフィルタは、第２の伝達関数を得るため使用され、因子アルファだけ小さくスケールされたキャパシタを含む請求項１９の装置。
22. 前記第１の信号を供給するために第１の電流源及び前記第２の信号を供給するために第１の電流源よりアルファ倍小さい電流を供給する第２の電流源、ただし、アルファは、１より多きい、を含むチャージポンプをさらに備える請求項１９の装置。
23. 前記少なくとも１つの可調な回路要素は、少なくとも１つのバラクタを含む請求項１８の装置。
24. 前記ＶＣＯからの発振器信号を整数の分周比で分周し、フィードバック信号を供給する分周器と、前記フィードバック信号と参照信号との位相エラーを定めるように形成される位相比較器と、をさらに備える請求項１８の装置。
25. 前記ＶＣＯからの発振器信号を非整数の分周比で分周し、フィードバック信号を供給する分周器と、前記フィードバック信号と参照信号との位相エラーを定めるように形成される位相比較器と、をさらに備える請求項１８の装置。
26. 演算増幅器（オペアンプ）を含み、オペアンプ雑音を有する制御信号を生成するように、かつ、前記制御信号中のオペアンプ雑音を削除するために使用される雑音除去信号を生成するように形成されるループフィルタと、
    前記ループフィルタに結合される電圧制御発振器（ＶＣＯ）であって、ＶＣＯの発振周波数を変更するための、前記ループフィルタからの制御信号及び雑音除去信号で適用される少なくとも１つの可調な回路要素を含む電圧制御発振器（ＶＣＯ）と、
    を備える集積回路。
27. 前記ループフィルタは、第１及び第２の信号を受信し、前記第１の信号に第１の伝達関数を供給し、また、前記第２の信号に第２の伝達関数を供給するように形成される請求項２６の集積回路。
28. 前記第２の信号は、第１の信号のスケール化バージョンであり、１より大きい因子アルファだけ前記第１の信号より小さく、前記ループフィルタは、第２の伝達関数を得るため使用され、因子アルファだけ小さくスケールされるキャパシタを含む請求項２７の集積回路。
29. 演算増幅器（オペアンプ）を含み、オペアンプ雑音を有する制御信号を生成するように、かつ、前記制御信号中のオペアンプ雑音を削除するために使用される雑音除去信号を生成するように形成されるループフィルタと、
    前記ループフィルタに結合される電圧制御発振器（ＶＣＯ）であって、ＶＣＯの発振周波数を変更するための、前記ループフィルタからの制御信号及び雑音除去信号で適用される少なくとも１つの可調な回路要素を含む電圧制御発振器（ＶＣＯ）と、
    を備える無線デバイス。
30. 前記ＶＣＯは、デジタル回路のためのクロック信号を得るために使用される発振器信号を生成する請求項２９の無線デバイス。
31. 前記ＶＣＯは、周波数アップコンバージョン又はダウンコンバージョンのために使用される発振器信号を生成する請求項２９の無線デバイス。

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