CN108933593A - 延迟锁相环电路 - Google Patents

延迟锁相环电路 Download PDF

Info

Publication number
CN108933593A
CN108933593A CN201810537206.6A CN201810537206A CN108933593A CN 108933593 A CN108933593 A CN 108933593A CN 201810537206 A CN201810537206 A CN 201810537206A CN 108933593 A CN108933593 A CN 108933593A
Authority
CN
China
Prior art keywords
nmos tube
delay
tube
unit
voltage controlled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810537206.6A
Other languages
English (en)
Inventor
张宁
王志利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201810537206.6A priority Critical patent/CN108933593A/zh
Publication of CN108933593A publication Critical patent/CN108933593A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Pulse Circuits (AREA)

Abstract

本发明涉及一种延迟锁相环电路，涉及电子电路技术，该延迟锁相环电路包括一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号；以满足延迟锁相环的工作频率范围及动态性能指标的要求。

Description

延迟锁相环电路
技术领域
本发明涉及一种电子电路技术，尤其涉及一种延迟电路。
背景技术
延迟锁相环(DLL)在需要延迟匹配的时钟树或者需要产生固定时钟相移的设计，如双倍速率同步动态随机存储器(DDR)，中应用广泛。压控延迟线电路作为延迟锁相环的核心模块，决定着延迟锁相环的工作频率范围及动态性能指标。
请参阅图1，图1为现有技术的压控延迟线电路的示意图。如图1所示，VC进入压控延迟线电路后转变为压控电流，然后将该电流经镜像电路110镜像后用于驱动反相器单元120。这种压控延迟线电路在较低频率或者延迟锁相环频率范围不大的情况下较为常用，但这种压控延迟线电路的镜像电路110由单个PMOS构成，反相器单元120由单个PMOS电流镜驱动，因此延迟锁相环输出波形的上升沿和下降沿难以匹配，且输出波形并非满幅，因此在较高频率或频率范围跨度较大的延迟锁相环设计中比较局限，尤其在对延迟锁相环输出波形的占空比要求高的延迟锁相环设计中，无法使用。
因此在电子电路设计中，需要设计一种压控延迟线电路以满足延迟锁相环的工作频率范围及动态性能指标的要求。
发明内容
本发明的目的在于提供一种延迟锁相环电路，以满足延迟锁相环的工作频率范围及动态性能指标的要求。
本发明提供的延迟锁相环电路，包括：一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号。
更进一步的，所述第一延迟单元包
括一第一延迟时间控制单元，所述第一延迟时间控制单元包括一第一开关电容单元和一第二开关电容单元，所述第一开关电容单元包括第一NMOS管和第二NMOS管，所述第二开关电容单元包括第三NMOS管和第一PMOS管，所述第三NMOS管的源极连接所述第一NMOS管的漏极，所述第三NMOS管的漏极接所述第一PMOS管的栅极，所述第一PMOS管的源极与漏极连接，所述第一NMOS管的源极接所述第二NMOS管的栅极，所述第二NMOS管的源极与漏极连接，所述第一NMOS管和所述第三NMOS管的栅极接收所述电压控制信号。
更进一步的，所述第一延迟单元还
包括一第一反相器，所述第一反相器包括第二PMOS管和第四NMOS管，所述第二PMOS管的漏极连接所述第四NMOS管的漏极，所述第二PMOS管的栅极和所述第四NMOS管的栅极连接以接收一方波输入信号，构成一所述压控延迟线单元的输入端，所述第二PMOS管的源极连接一直流母线，所述第四NMOS管的源极连接一接地端，所述第二PMOS管与所述第四NMOS管的共节点连接所述第三NMOS管与所述第一NMOS管的共节点。
更进一步的，所述第一PMOS管的源极与漏极连接所述直流母线，所述第二NMOS管的源极与漏极连接所述接地端。
更进一步的，所述第二延迟单元包括一第二反相器和一第二延迟时间控制单元，所述第二反相器包括第三PMOS管和第五NMOS管，所述第三PMOS管的漏极连接所述第五NMOS管的漏极，所述第三PMOS管的栅极和所述第五NMOS管的栅极连接所述第三NMOS管与所述第一NMOS管的共节点，所述第三PMOS管的源极连接所述直流母线，所述第五NMOS管的源极连接所述接地端；所述第二延迟时间控制单元包括一第三开关电容单元和一第四开关电容单元，所述第三开关电容单元包括第六NMOS管和第七NMOS管，所述第四开关电容单元包括第八NMOS管和第四PMOS管，所述第八NMOS管的源极连接所述第六NMOS管的漏极，所述第八NMOS管与所述第六NMOS管的共节点连接所述第三PMOS管与所述第五NMOS管的共节点，所述第八NMOS管的漏极接所述第四PMOS管的栅极，所述第四PMOS管的源极与漏极连接，所述第六NMOS管的源极接所述第七NMOS管的栅极，所述第七NMOS管的源极与漏极连接，所述第六NMOS管和所述第八NMOS管的栅极接所述电压控制信号，所述第八NMOS管与所述第六NMOS管的共节点输出一单元时钟输出信号，构成一所述压控延迟线单元的输出端。
更进一步的，所述第四PMOS管的源极与漏极连接所述直流母线，所述第七NMOS管的源极与漏极连接所述接地端。
更进一步的，所述电压控制信号低
于所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管的阈值电压时，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管处于关断状态，每一所述压控延迟线单元的延迟时间为所述第一反相器和所述第二反相器产生的固有时间的延迟；所述电压控制信号大于所述阈值电压时，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管开启，且随着所述电压控制信号逐渐增大，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管开启越来越多，在所述第二NMOS管、所述第一PMOS管、所述第七NMOS管和所述第四PMOS管的栅极变化的电压幅度越来越大，所述第二NMOS管、所述第一PMOS管、所述第七NMOS管和所述第四PMOS管等效的电容越来越大，所述第一可控延迟单元和所述第二可控延迟单元产生的延迟时间就越大。
更进一步的，每一所述压控延迟线单元内的所述第一延迟单元和所述第二延迟单元的电路结构相同，相同位置器件相同。
更进一步的，每一所述压控延迟线单元输出的所述单元时钟输出信号相对于前一级所述压控延迟线单元输出的所述单元时钟输出信号有一θ’角度的延迟，其中θ’>0°。
更进一步的，每一所述压控延迟线单元输出的所述单元时钟输出信号相对于前一级所述压控延迟线单元输出的所述时钟输出信号的延迟角度θ’相等。
更进一步的，每一所述压控延迟线单元的电路结构及器件相同，接收的所述电压控制信号相同。
更进一步的，每一所述压控延迟线单元输出的所述单元时钟输出信号为方波信号，所述方波信号的上升沿和下降沿匹配。
更进一步的，每一所述压控延迟线单元输出的所述单元时钟输出信号的占空比等于50％。
更进一步的，还包括一鉴相器、一电荷泵和一滤波器，所述鉴相器接收一参考时钟信号和所述压控延迟线电路输出的输出时钟信号，用于对所述参考时钟信号和所述输出时钟信号的相位进行比较，输出一相位比较信号；所述电荷泵接收所述相位比较信号，所述相位比较信号作为所述电荷泵的电流开关信号，所述电荷泵输出一电流输出信号；所述滤波器接收所述电流输出信号，并输出一直流电压；所述压控延迟线电路接收所述直流电压信号，并用做所述压控延迟线单元的所述电压控制信号。
更进一步的，所述滤波器为低通滤波器。
本发明提供的延迟锁相环电路，具有至少以下优点之一：通过在多级级联的压控延迟线单元中添加延迟时间控制单元，以使多级级联的压控延迟线单元的输出时钟信号的延迟时间可控，且由于压控延迟线单元的反相器的输出端包括NMOS电容和PMOS电容，因此在反相器输出的方波信号的高电平和低电平相位都有RC电路起延迟作用，因此其延迟效率大大提高的同时，且能够保证信号的占空比接近50％，每一级的输出都是满幅信号，对信号的衰减也有很好的抑制效果，如此满足延迟锁相环的工作频率范围及动态性能指标的要求。
附图说明
图1为现有技术的压控延迟线电路的示意图。
图2为本发明一实施例的延迟锁相环电路的结构示意图。
图3为本发明一实施例的压控延迟线电路的示意图。
图4为本发明一实施例的压控延迟线单元的示意图。
图5为本发明一实施例的电压控制信号与压控延迟线单元的延迟时间的曲线示意图。
图6为本发明一实施例的压控延迟线电路的输出时钟输出信号的波形图。
图中主要元件附图标记说明如下：
210、第一延迟单元；211、第一反相器；212、第一延迟时间控制单元；2121、第一开关电容单元；2122、第二开关电容单元；220、第二延迟单元；221、第二反相器；222、第二延迟时间控制单元；2221、第三开关电容单元；2222、第四开关电容单元。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图2，图2为本发明一实施例的延迟锁相环电路的结构示意图。如图2所示，延迟锁相环包括压控延迟线电路200、鉴相器300、电荷泵400和滤波器500。参考时钟信号CLKREF经压控延迟线电路200延迟后输出输出时钟信号CLKOUT，其中输出时钟信号CLKOUT相对于参考时钟信号CLKREF有一θ角度的延迟，其中θ>0°。在一实施例中，输出时钟信号CLKOUT相对于参考时钟信号CLKREF延迟一个周期，即360°。鉴相器300接收参考时钟信号CLKREFREF和输出时钟信号CLKOUT，用于对参考时钟信号CLKREFREF和输出时钟信号CLKOUT的相位进行比较，输出一相位比较信号θc；电荷泵400接收该相位比较信号θc，相位比较信号θc作为电荷泵400的电流开关信号，电荷泵400输出一电流输出信号Iout；滤波器500接收该电流输出信号Iout，并输出一直流电压VC；压控延迟线电路200接收该直流电压信号VC，并用做压控延迟线单元的电压控制信号VC，以控制压控延迟线电路的延迟时间。
在本发明一实施例中，滤波器500为低通滤波器，但本发明对滤波器的类型并不做限定。
进一步的，请参阅图3，图3为本发明一实施例的压控延迟线电路的示意图。如图3所示，压控延迟线电路200包括N级级联的压控延迟线单元VCDL(如，VCDL_1、VCDL_2……VCDL_n)，其中N≥2，每一压控延迟线单元输出一单元时钟输出信号，如压控延迟线单元VCDL_1输出一单元时钟输出信号CLKOUT_1，压控延迟线单元VCDL_2输出一单元时钟输出信号CLKOUT_2，压控延迟线单元VCDL_n输出一单元时钟输出信号CLKOUT_n，且单元时钟输出信号CLKOUT_n相对于单元时钟输出信号CLKOUT_n-1有一θ’角度的延迟，其中θ’>0°。其中每一单元时钟输出信号CLKOUT_n均可作为压控延迟线电路的输出时钟信号CLKOUT。
进一步的，请参阅图4，图4为本发明一实施例的压控延迟线单元的示意图。如图4所示，压控延迟线单元VCDL_n包括一输入端IN和一输出端OUT，输入端IN连接前一级压控延迟线单元VCDL_n-1的输出端OUT，输出端OUT连接后一级压控延迟线单元VCDL_n+1的输入端IN，即N级压控延迟线单元级联连接。更具体的，压控延迟线单元VCDL_n包括两个串联的延迟单元(210，220)，每一延迟单元(210，220)包括串联的反相器(211，221)和延迟时间控制单元(212，222)，其中延迟时间控制单元(212，222)包括至少一开关电容单元(2121，2122，2221，2222)，开关电容单元(2121，2122，2221，2222)中的开关管接收一电压控制号VC，通过控制电压控制信号VC的大小控制延迟时间控制单元(212，222)的延迟时间，进而控制压控延迟线单元VCDL_n的延迟时间。
更具体的，压控延迟线单元VCDL_n包括第一延迟单元210，第一延迟单元210包括第一反相器211和第一延迟时间控制单元212，第一反相器211包括第二PMOS管PM0和第四NMOS管NM0，第二PMOS管PM0的漏极连接第四NMOS管NM0的漏极，第二PMOS管PM0的栅极和第四NMOS管NM0的栅极连接压控延迟线单元VCDL_n的输入端IN，以接收一方波输入信号，第二PMOS管PM0的源极连接一直流母线VDD，第四NMOS管NM0的源极连接接地端GND，第二PMOS管PM0与第四NMOS管NM0的共节点构成第一反相器211的输出端，第一反相器211对输入端IN接收的输入信号实现一固有时间的延时，该固有时间由第二PMOS管PM0和第四NMOS管NM0的器件参数决定。
第一延迟时间控制单元212包括第一开关电容单元2121和第二开关电容单元2122，第一开关电容单元2121包括第一NMOS管M0和第二NMOS管CN0，第二开关电容单元2122包括第三NMOS管M1和第一PMOS管CP0，第三NMOS管M1的源极连接第一NMOS管M0的漏极，第三NMOS管M1与第一NMOS管M0的共节点连接第一反相器211的输出端，第三NMOS管M1的漏极接第一PMOS管CP0的栅极，第一PMOS管CP0的源极与漏极连接，即第一PMOS管CP0的源极与漏极短接构成一可控的电容，更具体的，第一PMOS管CP0的源极与漏极连接直流母线VDD，第一NMOS管M0的源极接第二NMOS管CN0的栅极，第二NMOS管CN0的源极与漏极连接，即第二NMOS管CN0的源极与漏极短接构成一可控的电容，更具体的，第二NMOS管CN0的源极与漏极连接接地端GND，第一NMOS管M0和第三NMOS管M1的栅极接收电压控制信号VC。第三NMOS管M1与第一NMOS管M0的共节点更为第一延迟单元210的输出端，第一延迟单元210通过第一反相器211的固有延迟时间及第一延时时间控制单元212的延迟时间实现对输入端IN接收的输入信号的延时。
压控延迟线单元VCDL_n还包括第二延迟单元220，第二延迟单元220包括第二反相器221和第二延迟时间控制单元222，第二反相器221包括第三PMOS管PM1和第五NMOS管NM1，第三PMOS管PM1的漏极连接第五NMOS管NM1的漏极，第三PMOS管PM1的栅极和第五NMOS管NM1的栅极连接第三NMOS管M1与第一NMOS管M0的共节点，即连接第一延迟单元210的输出端，第三PMOS管PM1的源极连接一直流母线VDD，第五NMOS管NM1的源极连接接地端GND，第三PMOS管PM1与第五NMOS管NM1的共节点构成第二反相器221的输出端，第二反相器221对第一延迟单元210的输出端的输出信号实现一固有时间的延时，该固有时间由第三PMOS管PM1和第五NMOS管NM1器件参数决定。
第二延迟时间控制单元222包括第三开关电容单元2221和第四开关电容单元2222，第三开关电容单元2221包括第六NMOS管M2和第七NMOS管CN1，第四开关电容单元包括第八NMOS管M3和第四PMOS管CP1，第八NMOS管M3的源极连接第六NMOS管M2的漏极，第八NMOS管M3与第六NMOS管M2的共节点连接第二反相器221的输出端，第八NMOS管M3的漏极接第四PMOS管CP1的栅极，第四PMOS管CP1的源极与漏极连接，即第四PMOS管CP1的源极与漏极短接构成一可控的电容，更具体的，第四PMOS管CP1的源极与漏极连接直流母线VDD，第六NMOS管M2的源极接第七NMOS管CN1的栅极，第七NMOS管CN1的源极与漏极连接，即第七NMOS管CN1的源极与漏极短接构成一可控的电容，更具体的，第七NMOS管CN1的源极与漏极连接接地端GND，第六NMOS管M2和第八NMOS管M3的栅极接电压控制信号VC。第六NMOS管M2与第八NMOS管M3的共节点更为第二延迟单元220的输出端，第二延迟单元220通过第二反相器221的固有延迟时间及第二延时时间控制单元222的延迟时间实现对第一延迟单元210输出的输出信号的延时。同时第六NMOS管M2与第八NMOS管M3的共节点更为压控延迟线单元VCDL_n的输出端，也即压控延迟线单元VCDL_n通过第一延迟单元210和第二延迟单元220实现了对输入端IN接收的输入信号一θ’角度的延迟，其中θ’>0°。
对于第一可控延迟单元212和第二可控延迟单元222，当电压控制信号VC低于第一NMOS管M0、第三NMOS管M1、第六NMOS管M2和第八NMOS管M3的阈值电压时，第一NMOS管M0、第三NMOS管M1、第六NMOS管M2和第八NMOS管M3尚未形成沟道，即第一NMOS管M0、第三NMOS管M1、第六NMOS管M2和第八NMOS管M3处于关断状态，因此第一可控延迟单元212和第二可控延迟单元222构成的RC延迟电路不起作用，第一反相器211和第二反相器221产生的固有时间的延迟构成压控延迟线单元VCDL_n产生的延迟；当电压控制信号VC大于阈值电压时，第一NMOS管M0、第三NMOS管M1、第六NMOS管M2和第八NMOS管M3开启，且随着VC逐渐增大，第一NMOS管M0、第三NMOS管M1、第六NMOS管M2和第八NMOS管M3开启越来越多，在第二NMOS管CN0、第一PMOS管CP0、第七NMOS管CN1和第四PMOS管CP1的栅极变化的电压幅度越来越大，则第二NMOS管CN0、第一PMOS管CP0、第七NMOS管CN1和第四PMOS管CP1等效的电容就越来越大，根据RC延迟电路的原理，则第一可控延迟单元212和第二可控延迟单元222产生的延迟时间就越大，即压控延迟线单元VCDL_n构成的延迟时间越来越大，因此可通过控制电压控制信号VC的大小控制压控延迟线单元VCDL_n的延迟时间。具体的，可参阅图5，图5为本发明一实施例的电压控制信号与压控延迟线单元的延迟时间的曲线示意图。如图5所示，压控延迟线单元VCDL_n的延迟时间随电压控制信号VC的增大而增大。
在本发明一实施例中，压控延迟线单元VCDL_n内的第一延迟单元210和第二延迟单元220的电路结构相同，相同位置器件相同，即相同位置器件的参数相同，如，第二PMOS管PM0与第三PMOS管PM1相同；第四NMOS管NM0与第五NMOS管NM1相同；第一NMOS管M0与第六NMOS管M2相同；第三NMOS管M1与第八NMOS管M3相同；第一PMOS管CP0与第四PMOS管CP1相同；第二NMOS管CN0与第七NMOS管CN1相同，因此单元时钟输出信号CLKOUT_n-1在第N级压控延迟线单元VCDL_n内产生的延迟时间为第一延迟单元210的产生的延迟时间的两倍。
当N级级联的压控延迟线单元VCDL构成的压控延迟线电路工作时，参考时钟信号CLKREF在N级级联的压控延迟线单元内传输，参考时钟信号CLKREF经每一级控延迟线单元延迟而在每一级压控延迟线单元输出端产生一单元时钟输出信号CLKOUT_n，且单元时钟输出信号CLKOUT_n相对于前一级单元时钟输出信号CLKOUT_n-1的延迟角θ’可通过控制电压控制信号VC而控制。具体的，请参考图6，图6为本发明一实施例的压控延迟线电路的输出时钟输出信号的波形图。如图6所示，以8级级联的压控延迟线单元构成的压控延迟线电路为例，每一级压控延迟线单元的电路结构及器件相同，电压控制信号VC相同，因此每一级单元时钟输出信号CLKOUT_n相对于前一级单元时钟输出信号CLKOUT_n-1的延迟角θ’相同。如，单元时钟输出信号CLKOUT_1相对于参考时钟信号CLKREF有一θ’角的延迟，单元时钟输出信号CLKOUT_2相对于单元时钟输出信号CLKOUT_1有一θ’角的延迟，单元时钟输出信号CLKOUT_3相对于单元时钟输出信号CLKOUT_2有一θ’角的延，……，单元时钟输出信号CLKOUT_8相对于单元时钟输出信号CLKOUT_7有一θ’角的延迟。且在实际应用时，可根据产品的需求选择第几级压控延迟线单元的输出作为压控延迟线电路的输出时钟信号CLKOUT。
在本发明一实施例中，如图4所述的压控延迟线单元，由于第一延迟时间控制单元212包括NMOS电容(第二NMOS管CN0)和PMOS电容(第一PMOS管CP0)，第二延迟时间控制单元222，包括NMOS电容(第七NMOS管CN1)和PMOS电容(第四PMOS管CP1)，则对第一反相器211和第二反相器221的输出端输出的方波信号在高电平和低电平相位都有RC电路起延迟作用，即方波信号的上升沿和下降沿均有延时，且上升沿上升的斜率与下降沿下降的斜率相等，即上升沿和下降沿匹配，如图6所示，单元时钟输出信号CLKOUT_n的上升沿为缓慢上升，单元时钟输出信号CLKOUT_n的下降沿均为缓慢下降，因此其延迟效率大大提高的同时，且能够保证信号的占空比等于50％，每一级的输出都是满幅信号，对信号的衰减也有很好的抑制效果。
上述实施例中的“相等”、“等于”和“相同”可有一定的偏差，在一实施例中，可有5％的偏差；在一较佳实施例中，可有10％的偏差；在一更佳实施例中，可有20％的偏差。
综上所述，通过在多级级联的压控延迟线单元中添加延迟时间控制单元，以使多级级联的压控延迟线单元的输出时钟信号的延迟时间可控，且由于压控延迟线单元的反相器的输出端包括NMOS电容和PMOS电容，因此在反相器输出的方波信号的高电平和低电平相位都有RC电路起延迟作用，因此其延迟效率大大提高的同时，且能够保证信号的占空比接近50％，每一级的输出都是满幅信号，对信号的衰减也有很好的抑制效果，如此满足延迟锁相环的工作频率范围及动态性能指标的要求。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种延迟锁相环电路，其特征在于，包括：一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号。
2.根据权利要求1所述的延迟锁相环电路，其特征在于，所述第一延迟单元包括一第一延迟时间控制单元，所述第一延迟时间控制单元包括一第一开关电容单元和一第二开关电容单元，所述第一开关电容单元包括第一NMOS管和第二NMOS管，所述第二开关电容单元包括第三NMOS管和第一PMOS管，所述第三NMOS管的源极连接所述第一NMOS管的漏极，所述第三NMOS管的漏极接所述第一PMOS管的栅极，所述第一PMOS管的源极与漏极连接，所述第一NMOS管的源极接所述第二NMOS管的栅极，所述第二NMOS管的源极与漏极连接，所述第一NMOS管和所述第三NMOS管的栅极接收所述电压控制信号。
3.根据权利要求2所述的延迟锁相环电路，其特征在于，所述第一延迟单元还包括一第一反相器，所述第一反相器包括第二PMOS管和第四NMOS管，所述第二PMOS管的漏极连接所述第四NMOS管的漏极，所述第二PMOS管的栅极和所述第四NMOS管的栅极连接以接收一方波输入信号，构成一所述压控延迟线单元的输入端，所述第二PMOS管的源极连接一直流母线，所述第四NMOS管的源极连接一接地端，所述第二PMOS管与所述第四NMOS管的共节点连接所述第三NMOS管与所述第一NMOS管的共节点。
4.根据权利要求3所述的延迟锁相环电路，其特征在于，所述第一PMOS管的源极与漏极连接所述直流母线，所述第二NMOS管的源极与漏极连接所述接地端。
5.根据权利要求3所述的延迟锁相环电路，其特征在于，所述第二延迟单元包括一第二反相器和一第二延迟时间控制单元，所述第二反相器包括第三PMOS管和第五NMOS管，所述第三PMOS管的漏极连接所述第五NMOS管的漏极，所述第三PMOS管的栅极和所述第五NMOS管的栅极连接所述第三NMOS管与所述第一NMOS管的共节点，所述第三PMOS管的源极连接所述直流母线，所述第五NMOS管的源极连接所述接地端；所述第二延迟时间控制单元包括一第三开关电容单元和一第四开关电容单元，所述第三开关电容单元包括第六NMOS管和第七NMOS管，所述第四开关电容单元包括第八NMOS管和第四PMOS管，所述第八NMOS管的源极连接所述第六NMOS管的漏极，所述第八NMOS管与所述第六NMOS管的共节点连接所述第三PMOS管与所述第五NMOS管的共节点，所述第八NMOS管的漏极接所述第四PMOS管的栅极，所述第四PMOS管的源极与漏极连接，所述第六NMOS管的源极接所述第七NMOS管的栅极，所述第七NMOS管的源极与漏极连接，所述第六NMOS管和所述第八NMOS管的栅极接所述电压控制信号，所述第八NMOS管与所述第六NMOS管的共节点输出一单元时钟输出信号，构成一所述压控延迟线单元的输出端。
6.根据权利要求5所述的延迟锁相环电路，其特征在于，所述第四PMOS管的源极与漏极连接所述直流母线，所述第七NMOS管的源极与漏极连接所述接地端。
7.根据权利要求5所述的延迟锁相环电路，其特征在于，所述电压控制信号低于所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管的阈值电压时，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管处于关断状态，每一所述压控延迟线单元的延迟时间为所述第一反相器和所述第二反相器产生的固有时间的延迟；所述电压控制信号大于所述阈值电压时，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管开启，且随着所述电压控制信号逐渐增大，所述第一NMOS管、所述第三NMOS管、所述第六NMOS管和所述第八NMOS管开启越来越多，在所述第二NMOS管、所述第一PMOS管、所述第七NMOS管和所述第四PMOS管的栅极变化的电压幅度越来越大，所述第二NMOS管、所述第一PMOS管、所述第七NMOS管和所述第四PMOS管等效的电容越来越大，所述第一可控延迟单元和所述第二可控延迟单元产生的延迟时间就越大。
8.根据权利要求5所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元内的所述第一延迟单元和所述第二延迟单元的电路结构相同，相同位置器件相同。
9.根据权利要求5所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元输出的所述单元时钟输出信号相对于前一级所述压控延迟线单元输出的所述单元时钟输出信号有一θ’角度的延迟，其中θ’>0°。
10.根据权利要求9所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元输出的所述单元时钟输出信号相对于前一级所述压控延迟线单元输出的所述时钟输出信号的延迟角度θ’相等。
11.根据权利要求5所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元的电路结构及器件相同，接收的所述电压控制信号相同。
12.根据权利要求5所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元输出的所述单元时钟输出信号为方波信号，所述方波信号的上升沿和下降沿匹配。
13.根据权利要求5所述的延迟锁相环电路，其特征在于，每一所述压控延迟线单元输出的所述单元时钟输出信号的占空比等于50％。
14.根据权利要求1所述的延迟锁相环电路，其特征在于，还包括一鉴相器、一电荷泵和一滤波器，所述鉴相器接收一参考时钟信号和所述压控延迟线电路输出的输出时钟信号，用于对所述参考时钟信号和所述输出时钟信号的相位进行比较，输出一相位比较信号；所述电荷泵接收所述相位比较信号，所述相位比较信号作为所述电荷泵的电流开关信号，所述电荷泵输出一电流输出信号；所述滤波器接收所述电流输出信号，并输出一直流电压；所述压控延迟线电路接收所述直流电压信号，并用做所述压控延迟线单元的所述电压控制信号。
15.根据权利要求14所述的延迟锁相环电路，其特征在于，所述滤波器为低通滤波器。
CN201810537206.6A 2018-05-30 2018-05-30 延迟锁相环电路 Pending CN108933593A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810537206.6A CN108933593A (zh) 2018-05-30 2018-05-30 延迟锁相环电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810537206.6A CN108933593A (zh) 2018-05-30 2018-05-30 延迟锁相环电路

Publications (1)

Publication Number Publication Date
CN108933593A true CN108933593A (zh) 2018-12-04

Family

ID=64449672

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810537206.6A Pending CN108933593A (zh) 2018-05-30 2018-05-30 延迟锁相环电路

Country Status (1)

Country Link
CN (1) CN108933593A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110401439A (zh) * 2019-07-25 2019-11-01 上海华力微电子有限公司 一种延迟锁定环路的延迟单元
CN111934675A (zh) * 2020-09-17 2020-11-13 灵矽微电子(深圳)有限责任公司 延时器电路
CN113114175A (zh) * 2021-04-29 2021-07-13 福建师范大学 一种vcdl延迟单元电路及其应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101056104A (zh) * 2006-04-12 2007-10-17 国际商业机器公司 具有与操作频率无关的电荷泵增益的延迟锁定环
CN101174825A (zh) * 2006-10-27 2008-05-07 英飞凌科技股份公司 延迟级、环形振荡器、pll电路和方法
CN104467819A (zh) * 2014-07-08 2015-03-25 北京芯诣世纪科技有限公司 延迟锁相环、压控延迟线和延时单元
CN105071803A (zh) * 2015-08-21 2015-11-18 东南大学 一种温度和工艺补偿型环形振荡器
CN107302356A (zh) * 2017-06-08 2017-10-27 中国电子科技集团公司第三十六研究所 一种复位延时鉴频鉴相器和一种锁相环频率合成器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101056104A (zh) * 2006-04-12 2007-10-17 国际商业机器公司 具有与操作频率无关的电荷泵增益的延迟锁定环
CN101174825A (zh) * 2006-10-27 2008-05-07 英飞凌科技股份公司 延迟级、环形振荡器、pll电路和方法
CN104467819A (zh) * 2014-07-08 2015-03-25 北京芯诣世纪科技有限公司 延迟锁相环、压控延迟线和延时单元
CN105071803A (zh) * 2015-08-21 2015-11-18 东南大学 一种温度和工艺补偿型环形振荡器
CN107302356A (zh) * 2017-06-08 2017-10-27 中国电子科技集团公司第三十六研究所 一种复位延时鉴频鉴相器和一种锁相环频率合成器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110401439A (zh) * 2019-07-25 2019-11-01 上海华力微电子有限公司 一种延迟锁定环路的延迟单元
CN111934675A (zh) * 2020-09-17 2020-11-13 灵矽微电子(深圳)有限责任公司 延时器电路
CN113114175A (zh) * 2021-04-29 2021-07-13 福建师范大学 一种vcdl延迟单元电路及其应用
CN113114175B (zh) * 2021-04-29 2023-06-02 福建师范大学 一种vcdl延迟单元电路及其应用

Similar Documents

Publication Publication Date Title
CN108933593A (zh) 延迟锁相环电路
CN104113303B (zh) 50%占空比时钟产生电路
CN100454755C (zh) 环形电压控制振荡器以及延迟单元电路
CN102638246B (zh) 占空比调整电路
CN208797912U (zh) 一种低相位噪声宽带环型振荡器
CN109639272A (zh) 一种自适应宽带锁相环电路
CN103684438A (zh) 延迟锁相环
CN105490677B (zh) 源端开关的电荷泵、锁相环电路及抑制馈通效应的方法
CN104124968A (zh) 一种用于流水线型模数转换器的时钟占空比校准电路
CN105811941A (zh) 一种上电复位电路
CN104467819A (zh) 延迟锁相环、压控延迟线和延时单元
CN112383304B (zh) 一种基于单极型薄膜晶体管的电荷泵锁相环、芯片及方法
CN108667453A (zh) 一种压摆率可调的低功耗驱动器电路
CN101557213A (zh) 延迟单元、环形振荡器及pll电路
CN109427277A (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN106506001B (zh) 一种应用于pll的高性能vco电路
CN102522880B (zh) 频率自适应斜坡补偿电路
CN204810134U (zh) 一种dv/dt检测与保护装置
CN102347761A (zh) 一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环
CN102204105B (zh) 一种i/o电路和集成电路
CN115576884B (zh) 占空比可调节的单端时钟转差分电路
CN108964656A (zh) 线性插值电路在时钟数据恢复电路中的低功耗应用
CN109104170A (zh) 一种自适应宽频带数字时钟插值器单元
CN107276566A (zh) 环形振荡电路
CN107528582A (zh) 一种用于射频开关的功耗控制电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20181204

RJ01 Rejection of invention patent application after publication