CN113114175A - 一种vcdl延迟单元电路及其应用 - Google Patents

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Abstract

本发明公开一种VCDL延迟单元电路及其应用，延迟单元电路包括第一反相器和第二反相器，第一反相器与第二反相器采用相同的结构；第一反相器在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相；第二反相器在同相压控信号en和反相压控信号enb的控制下将第一反相器的延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，同相压控信号en和反相压控信号enb作为开关控制信号对延迟单元电路是否对外输出进行控制。本发明提出在传统反相延迟单元的第二级加上使能晶体管，通过en/enb可对延迟单元的输出进行控制，从而达到选通特定延迟支路的目的，以实现VCDL级数可变。

Description

一种VCDL延迟单元电路及其应用
技术领域
本发明涉及可编程VCDL电路技术领域，尤其涉及一种VCDL延迟单元电路及其应用。
背景技术
VCDL(Voltage Controlled Delay Line)为压控延迟链。VCDL(VoltageControlled Delay Line)压控延迟链往往采用延时单元实现。现有技术中，传统的延迟单元如图1所示，由2级反向器组成，其中第一级反向器的延迟时间可通过Vp/Vn进行控制，通过控制反相器的充/放电电流可以产生不同的延迟，再由第二级中的反相器进行整形。可以预见的是，在这种传统的延迟单元设计中，第一级反相器和第二级反相器不匹配，VCDL的级数无法有效的改变，无法达到选特定延迟支路的目的。而且，由于延迟链由多个相同结构的延迟单元构成，使得最终输出的信号的占空比发生大的变化。
发明内容
本发明的目的在于提供一种VCDL延迟单元电路及其应用，以采用完全一致的反相器结构组成延迟单元，在传统反相延迟单元的第二级加上使能晶体管来使第一级反相器和第二级反相器一致，来实现VCDL级数可变。
本发明采用的技术方案是：
一种VCDL延迟单元电路，包括第一反相器和第二反相器，第一反相器与第二反相器采用相同的结构；第一反相器在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相；第二反相器在同相压控信号en和反相压控信号enb的控制下将第一反相器的延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，同相压控信号en和反相压控信号enb作为开关控制信号对延迟单元电路是否对外输出进行控制。
进一步地，作为一种优选实施方式，第一反相器包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，用于在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相。
进一步地，作为一种优选实施方式，同相压控信号Vp连接至第一PMOS管MP1，反相压控信号Vn连接至第二NMOS管MN2，输入信号IN连接至第二PMOS管 MP2和第一NMOS管MN1的栅极，第一PMOS管MP1的漏极连接第二PMOS管MP2的源极，第一NMOS管MN1的源极连接第二NMOS管MN2的漏极，第一PMOS管MP1的源极接电源电压，第二NMOS管MN2的源极接地，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连后作为第一反相器的输出端连接至第二反相器。
进一步地，作为一种优选实施方式，第二反相器包括第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管MN4，用于在同相压控信号en和反相压控信号enb的控制下将延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，在此中en和enb作为开关作用。
进一步地，作为一种优选实施方式，同相压控信号en连接至第三PMOS管MP3的栅极，反相压控信号enb连接至第四NMOS管MN4的栅极；第四PMOS管MP4和第三NMOS管MN3的栅极连接至第一反相器的输出端，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第三NMOS管MN3的源极连接第四NMOS管MN4的漏极，第三PMOS管MP3的源极接电源电压，第四NMOS管MN4的源极接地，第四PMOS管MP4的漏极与第三NMOS管MN3的漏极相连组成延迟输出OUT节点；同相压控信号en和反相压控信号enb对延迟单元的输出进行控制以选通特定延迟支路。
进一步地，作为一种优选实施方式，一种可编程VCDL模块，其包括依次串联的多级延迟模块，延迟模块由一个以上的上述延迟单元电路串联而成，部分延迟模块分别各自并联有一路延迟支路，延迟支路由两个以上延迟单元电路串联而成，延迟模块与其对应级的延迟支路所具有的延迟单元电路的数量不同，每个延迟模块和每条延迟支路至少一个延迟单元电路的同相压控信号en和反相压控信号enb由一控制单元统一控制，以开关对应的延迟模块或延迟支路。
进一步地，作为一种优选实施方式，不同级的延迟模块的延迟单元电路的数量相同，或者不同级的延迟模块的延迟单元电路的数量不同。
进一步地，作为一种优选实施方式，不同级的的延迟支路所具有的延迟单元电路的数量相同，不同级的的延迟支路所具有的延迟单元电路的数量不同。
进一步地，作为一种优选实施方式，延迟模块为11个，11个延迟模块均只有一个延迟单元电路，第二级延迟模块并联有二级延迟支路，第四级延迟模块并联有四级延迟支路，第六级延迟模块并联有六级延迟支路，二级延迟支路具有两个延迟单元电路，四级延迟支路具有三个延迟单元电路，六级延迟支路具有四个延迟单元电路。
为了实现VCDL级数可变，本发明提出在传统反相延迟单元的第二级加上使能晶体管，通过en/enb可对延迟单元的输出进行控制，从而达到选通特定延迟支路的目的。
本发明采用以上技术方案，通过采用完全一致的反相器结构组成延迟单元，使得第一级反相器和第二级反相器一致，第一级用于控制延迟单元的延迟时间。第二级反相器用于整个反相器的使能控制，通过en/enb可控制延迟单元的输出以控制本延迟单元的工作与否，从而达到选通特定延迟支路的目的。为了实现VCDL级数可变，本发明提出在传统反相延迟单元的第二级加上使能晶体管，通过en/enb可对延迟单元的输出进行控制，从而达到选通特定延迟支路的目的。
附图说明
以下结合附图和具体实施方式对本发明做进一步详细说明；
图1为传统的延迟单元结构示意图；
图2为本发明一种VCDL延迟单元电路的结构示意图；
图3为本发明一种可编程VCDL模块的示意框图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述。
如图2所示，本发明公开了一种VCDL延迟单元电路，包括第一反相器和第二反相器，第一反相器与第二反相器采用相同的结构；第一反相器在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相；第二反相器在同相压控信号en和反相压控信号enb的控制下将第一反相器的延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，同相压控信号en和反相压控信号enb作为开关控制信号对延迟单元电路是否对外输出进行控制。
进一步地，作为一种优选实施方式，第一反相器包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，用于在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相。
进一步地，作为一种优选实施方式，同相压控信号Vp连接至第一PMOS管MP1，反相压控信号Vn连接至第二NMOS管MN2，输入信号IN连接至第二PMOS管 MP2和第一NMOS管MN1的栅极，第一PMOS管MP1的漏极连接第二PMOS管MP2的源极，第一NMOS管MN1的源极连接第二NMOS管MN2的漏极，第一PMOS管MP1的源极接电源电压，第二NMOS管MN2的源极接地，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连后作为第一反相器的输出端连接至第二反相器。
进一步地，作为一种优选实施方式，第二反相器包括第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管MN4，用于在同相压控信号en和反相压控信号enb的控制下将延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，在此中en和enb作为开关作用。
进一步地，作为一种优选实施方式，同相压控信号en连接至第三PMOS管MP3的栅极，反相压控信号enb连接至第四NMOS管MN4的栅极；第四PMOS管MP4和第三NMOS管MN3的栅极连接至第一反相器的输出端，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第三NMOS管MN3的源极连接第四NMOS管MN4的漏极，第三PMOS管MP3的源极接电源电压，第四NMOS管MN4的源极接地，第四PMOS管MP4的漏极与第三NMOS管MN3的漏极相连组成延迟输出OUT节点；同相压控信号en和反相压控信号enb对延迟单元的输出进行控制以选通特定延迟支路。
进一步地，作为一种优选实施方式，一种可编程VCDL模块，其包括依次串联的多级延迟模块，延迟模块由一个以上的上述延迟单元电路串联而成，部分延迟模块分别各自并联有一路延迟支路，延迟支路由两个以上延迟单元电路串联而成，延迟模块与其对应级的延迟支路所具有的延迟单元电路的数量不同，每个延迟模块和每条延迟支路至少一个延迟单元电路的同相压控信号en和反相压控信号enb由一控制单元统一控制，以开关对应的延迟模块或延迟支路。
进一步地，作为一种优选实施方式，不同级的延迟模块的延迟单元电路的数量相同，或者不同级的延迟模块的延迟单元电路的数量不同。
进一步地，作为一种优选实施方式，不同级的的延迟支路所具有的延迟单元电路的数量相同，不同级的的延迟支路所具有的延迟单元电路的数量不同。
进一步地，作为一种优选实施方式，为了实现VCDL级数可变，本发明提出在传统反相延迟单元的第二级加上使能晶体管，通过en/enb可对延迟单元的输出进行控制，从而达到选通特定延迟支路的目的。
如图3所示，延迟模块为11个，11个延迟模块均只有一个延迟单元电路，第二级延迟模块并联有二级延迟支路，第四级延迟模块并联有四级延迟支路，第六级延迟模块并联有六级延迟支路，二级延迟支路具有两个延迟单元电路，四级延迟支路具有三个延迟单元电路，六级延迟支路具有四个延迟单元电路。在可编程延迟支路方面，通过控制延迟单元，可使级数N从11连续变化到17。为了保持对称性，可编程VCDL模块中每个延迟单元将驱动两个相同的延迟单元线路，图3中省略掉一些作为dummy的延迟单元。由此可以获得N组相位差为180/N差分信号对。
本发明采用以上技术方案，通过采用完全一致的反相器结构组成延迟单元，使得第一级反相器和第二级反相器一致，第一级用于控制延迟单元的延迟时间。第二级反相器用于整个反相器的使能控制，通过en/enb可控制延迟单元的输出以控制本延迟单元的工作与否，从而达到选通特定延迟支路的目的。为了实现VCDL级数可变，本发明提出在传统反相延迟单元的第二级加上使能晶体管，通过en/enb可对延迟单元的输出进行控制，从而达到选通特定延迟支路的目的。
显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

Claims (9)

1.一种VCDL延迟单元电路，其特征在于：其包括第一反相器和第二反相器，第一反相器与第二反相器采用相同的结构；第一反相器在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相；第二反相器在同相压控信号en和反相压控信号enb的控制下将第一反相器的延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，同相压控信号en和反相压控信号enb作为开关控制信号对延迟单元电路是否对外输出进行控制。
2.根据权利要求1所述的一种VCDL延迟单元电路，其特征在于：第一反相器包括第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，用于在同相压控信号Vp和反相压控信号Vn的控制下对第一级反相器充/放电电流的控制以将输入信号IN进行延迟倒相。
3. 根据权利要求2所述的一种VCDL延迟单元电路，其特征在于：同相压控信号Vp连接至第一PMOS管MP1，反相压控信号Vn连接至第二NMOS管MN2，输入信号IN连接至第二PMOS管MP2和第一NMOS管MN1的栅极，第一PMOS管MP1的漏极连接第二PMOS管MP2的源极，第一NMOS管MN1的源极连接第二NMOS管MN2的漏极，第一PMOS管MP1的源极接电源电压，第二NMOS管MN2的源极接地，第二PMOS管MP2的漏极与第一NMOS管MN1的漏极相连后作为第一反相器的输出端连接至第二反相器。
4.根据权利要求1所述的一种VCDL延迟单元电路，其特征在于：第二反相器包括第三PMOS管MP3、第四PMOS管MP4、第三NMOS管MN3和第四NMOS管MN4，用于在同相压控信号en和反相压控信号enb的控制下将延迟倒相信号进行再次进行延迟倒相得到延迟输出OUT，在此中en和enb作为开关作用。
5.根据权利要求4所述的一种VCDL延迟单元电路，其特征在于：同相压控信号en连接至第三PMOS管MP3的栅极，反相压控信号enb连接至第四NMOS管MN4的栅极；第四PMOS管MP4和第三NMOS管MN3的栅极连接至第一反相器的输出端，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第三NMOS管MN3的源极连接第四NMOS管MN4的漏极，第三PMOS管MP3的源极接电源电压，第四NMOS管MN4的源极接地，第四PMOS管MP4的漏极与第三NMOS管MN3的漏极相连组成延迟输出OUT节点；同相压控信号en和反相压控信号enb对延迟单元的输出进行控制以选通特定延迟支路。
6.一种可编程VCDL模块，采用了根据权利要求1至5任一所述的一种VCDL延迟单元电路，其特征在于：VCDL模块包括依次串联的多级延迟模块，延迟模块由一个以上延迟单元电路串联而成，部分延迟模块分别各自并联有一路延迟支路，延迟支路由两个以上延迟单元电路串联而成，延迟模块与其对应级的延迟支路具有的延迟单元电路的数量不同，每个延迟模块和每条延迟支路至少一个延迟单元电路的同相压控信号en和反相压控信号enb由一控制单元统一控制，以开关对应的延迟模块或延迟支路。
7.根据权利要求6所述的一种可编程VCDL模块，其特征在于：不同级的延迟模块的延迟单元电路的数量相同，或者不同级的延迟模块的延迟单元电路的数量不同。
8.根据权利要求6所述的一种可编程VCDL模块，其特征在于：不同级的的延迟支路所具有的延迟单元电路的数量相同，不同级的的延迟支路所具有的延迟单元电路的数量不同。
9.根据权利要求6所述的一种可编程VCDL模块，其特征在于：延迟模块为11个，11个延迟模块均只有一个延迟单元电路，第二级延迟模块并联有二级延迟支路，第四级延迟模块并联有四级延迟支路，第六级延迟模块并联有六级延迟支路，二级延迟支路具有两个延迟单元电路，四级延迟支路具有三个延迟单元电路，六级延迟支路具有四个延迟单元电路。
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