CN113707105B - 延迟电路及电压控制芯片 - Google Patents

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Abstract

本发明公开了延迟电路及电压控制芯片。所述芯片包括：第一级联单元和第二级联单元，所述第一级联单元与所述第二级联单元串联，所述第一级联单元和所述第二级联单元中的多个开关管的控制端均连接延迟电路的输入端；当所述第一级联单元中的所有开关管为导通状态时，所述延迟电路输出高电平。本发明通过第一级联单元和第二级联单元构成延迟电路，使延迟电路的输入和输出的电平相反，并且当延迟电路的输出高电平时，能将延迟电路的高电平维持预设的时间，从而使得显示装置能够充分的放电，改善关机残影问题。

Description

延迟电路及电压控制芯片
技术领域
本发明涉及显示面板技术领域，尤其涉及一种延迟电路及电压控制芯片。
背景技术
由于液晶显示面板(Liquid Crystal Display，简称LCD)产品中开关管开启/关断的电压(一般开启电压为28V，关断电压为-10V)远高于逻辑电压(3.3V/0V),因此都会用到Level shift IC(电压转换芯片)，用以将逻辑电压转换为更高或更低的模拟电压。由于LCD产品普遍存在关机残影的问题，因此需要Levelshifter IC支持在关机时将输出时钟(CKout)信号全部输出为高电平，使得开关管全部开启而释放电荷，以解决关机残影问题。故Level shift IC设置有检测引脚，可以实时地检测输入电压Vin是否有掉电。
但是在实际应用时，由于输入电压Vin在掉电过程中，传输路径的等效阻抗以及电容等的作用，输入电压Vin可能会出现升高的问题，这样就会导致检测引脚的电压会在设定的阈值电压范围来回波动，进而导致CKout信号无法在关机时持续保持高电平，这样开关管未能够充分的开启并放电，造成残影问题无法得到解决。
发明内容
本发明实施例提供一种延迟电路及电压控制芯片，有效解决目前LCD面板在关机时，由于开关管的放电时间不够所导致关机残影的问题。
根据本发明的一方面，本发明一实施例提供一种延迟电路，所述包括：包括：第一级联单元和第二级联单元，所述第一级联单元与所述第二级联单元串联，所述第一级联单元和所述第二级联单元中的多个开关管的控制端均连接延迟电路的输入端；当所述第一级联单元中的所有开关管为导通状态时，所述延迟电路输出高电平。
进一步地，当所述第一级联单元中的至少一开关管断开时，所述延迟电路输出低电平。
进一步地，所述第一级联单元包括第一开关管和第二开关管，其中所述第二开关管的第一端接收电源电压，所述第一开关管的第二端与所述第二开关管的第一端连接至第一节点，所述第二开关管的第二端连接至第二节点。
进一步地，所述第一开关管和第二开关管均为PMOS管。
进一步地，所述第二级联单元包括：第三开关管和第四开关管，其中所述第三开关管的第一端连接至所述第二节点，所述第三开关管的第二端与所述第四开关管的第一端连接至第三节点，所述第四开关管的第三端接收公共接地端电压。
进一步地，所述第三开关管和第四开关管均为NMOS管。
进一步地，第五开关管和第六开关管，其中所述第五开关管和第六开关的控制端均连接至所述第二节点，所述第五开关管的第一端连接至所述第一节点，所述第五开关管的第二端接收公共接地端电压，所述第六开关管的第一端连接至所述第三节点，所述第六开关的第二端接收电源电压。
进一步地，所述第五开关管为PMOS管，所述第六开关管为NMOS管。
根据本发明的另一方面，本发明实施例提供一种电压控制芯片，应用于显示装置，所述芯片包括控制模块和延迟模块，其中所述控制模块与所述延迟模块连接，所述延迟模块包括本发明任一实施例所述的延迟电路。
进一步地，当所述延迟电路的输入电压小于第一节点的电压与第二开关管的阈值电压的差值时，所述电压控制芯片输出高电平。
本发明的优点在于，通过第一级联单元和第二级联单元构成延迟电路，使延迟电路的输入和输出的电平相反，并且当延迟电路的输出高电平时，能将延迟电路的高电平维持预设的时间，从而使得显示装置能够充分地放电，从而改善关机残影问题。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1本发明实施例一提供的延迟电路的结构示意图。
图2为本发明实施例一提供的延迟电路的时序图。
图3为本发明实施例二提供的电压控制芯片的结构示意图。
图4为本发明所述电压控制芯片工作时，延迟模块的输入电压、输出模块的输出时钟信号电压及时钟信号的时序图。
图5为本发明所述电压控制芯片工作时，延迟模块的输入电压与输出电压的关系示意图。
图6为本发明所述电压控制芯片工作时，延迟模块的输入电压与第一节点的电压的关系示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如图1所示，为本发明实施例一提供的延迟电路的结构示意图。所述电路包括：第一级联单元100、第二级联单元200、第五开关管MP2和第六开关管MN2。
在本实施例中，所述第一级联单元100与所述第二级联单元200串联，所述第一级联单元100和所述第二级联单元200中的多个开关管的控制端均连接延迟电路的输入端，当所述第一级联单元100中的所有开关管导通时，所述延迟电路输出高电平的信号。
在本实施例中，当所述第一级联单元100中的至少一开关管断开时，所述延迟电路输出低电平。
所述第一级联单元100包括第一开关管MP0和第二开关管MP1，其中所述第二开关管MP1的第一端接收电源电压，所述第一开关管MP0的第二端与所述第二开关管MP1的第一端连接至第二节点10，所述第二开关管MP1的第二端连接至第二节点20。所述第一开关管MP0和第二开关管MP1均为PMOS管。
所述第二级联单元200包括：第三开关管MN0和第四开关管MN1，其中所述第三开关管MN0的第一端连接至所述第二节点20，所述第三开关管MN0的第二端与所述第四开关管MN1的第一端连接至第三节点30，所述第四开关管MN1的第三端接收公共接地端电压。所述第三开关管MN0和第四开关管MN1均为NMOS管。
所述第五开关管MP2和第六开关的控制端均连接至所述第二节点20，所述第五开关管MP2的第一端连接至所述第二节点10，所述第五开关管MP2的第二端接收公共接地端电压，所述第六开关管MN2的第一端连接至所述第三节点30，所述第六开关管MN2的第二端接收电源电压。
结合参阅图2，在实际的工作过程中，两个阈值电压分别为第一阈值电压VTL和第二阈值电压VTH，在t3时刻，当Vin电压小于VTL时，Vout电平从高切换到低，并维持一段时间T，直到Vin大于VTH，Vout会从低电平切换回高电平并持续时间T，如此即可保证放电功能正常完成。当Vout输出高电平的电压值为VDD1。例如在t1时段，Vin大于VTL且小于VTH时，Vout为低电平，在t2时段，Vin大于VTH及小于VTH且大于VTL时，Vout为高电平在t4时段，Vin大于VTH及小于VTH且大于VTL时，Vout为高电平。
进一步地，当Vin＞VDD1-Vth0时，第一开关管MP0、第二开关管MP1和第六开关管MN2为断开，其余开关管为导通，Vout输出低电平。当VDD1-Vth0＞Vin＞V10-Vth1时，第二开关管MP1和第六开关管MN2为断开，其余开关管为导通，Vout输出低电平，当V10-Vth1＞Vin时，第三开关管MN0、第四开关管MN1和第五开关管MP2为断开，其余开关管为导通，Vout输出高电平。
结合参阅图4，,当输入电压Vin小于第一阈值电压VTL时，输出电压Vout变为高电压，且持续一定的时间T。当输入电压Vin大于第二阈值电压VTH时，输出电压Vout变为低电平，并且同样持续一定的时间T。这样使得关机放电功能不再受12V电压(Vdis_sense)的来回波动问题的影响，从而保证正常的显示功能。
在本发明实施例一中，通过第一级联单元100和第二级联单元200构成延迟电路，使延迟电路的输入和输出的电平相反，并且当延迟电路的输出高电平时，能将延迟电路的高电平维持预设的时间，从而使得显示装置能够充分的放电，以改善关机残影问题。
如图3所示，为本发明实施例二提供的电压控制芯片的结构示意图。所述电压控制芯片包括控制模块310、延迟模块300和输出模块320。
所述控制模块与所述延迟模块连接，所述延迟模块本发明任一实施例所述的延迟电路。在本实施例中，当所述延迟电路的输入电压小于第一节点10的电压与第二开关管MP1的阈值电压的差值时，所述电压控制芯片1000输出高电平。所述控制模块310与所述输出模块320连接。
结合参阅图5，图中VIH为高电平电压，VIL为低电平电压。Vhys为迟滞电压，介于高电平和低电平之间。当延迟模块的输入电压小于低电平电压时，随着输入电压的减小，输出电压为增大。当延迟模块的输入电压大于高电平电压时，随着输入电压的增大，输出电压为减小。
结合图6所示，区域1表示当输入电压逐渐减小并减小至VDD-Vth1(电源电压与第二开关管的阈值电压的差值)的阶段，第一节点维持低电压，区域3表示当输入电压为小于或等于Vxp-Vth0(第一节点10与第一开关管的阈值电压的差值)的阶段，第一节点维持高电压。区域2表示当输入电压由VDD-Vth1的电压减小至Vxp-Vth0(第一节点10与第一开关管的阈值电压的差值)的阶段，第一节点的电压为逐渐增大。
所述电压控制芯片1000应用于显示装置，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在本发明实施例二中，通过第一级联单元100和第二级联单元200构成延迟电路，使延迟电路的输入和输出的电平相反，并且当延迟电路的输出高电平时，能将延迟电路的高电平维持预设的时间，从而使得显示装置能够充分的放电，改善关机残影问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (7)

1.一种延迟电路，其特征在于，包括：第一级联单元、第二级联单元、第五开关管和第六开关管，所述第一级联单元与所述第二级联单元串联，所述第一级联单元和所述第二级联单元中的多个开关管的控制端均连接延迟电路的输入端；
当所述第一级联单元中的所有开关管为导通状态时，所述延迟电路输出高电平；
所述第一级联单元包括第一开关管和第二开关管，其中所述第一开关管的第一端接收电源电压，所述第一开关管的第二端与所述第二开关管的第一端连接至第一节点，所述第二开关管的第二端连接至第二节点；
所述第二级联单元包括：第三开关管和第四开关管，其中所述第三开关管的第一端连接至所述第二节点，所述第三开关管的第二端与所述第四开关管的第一端连接至第三节点，所述第四开关管的第三端接收公共接地端电压；
其中所述第五开关管和第六开关的控制端均连接至第二节点，所述第五开关管的第一端连接至第一节点，所述第五开关管的第二端接收公共接地端电压，所述第六开关管的第一端连接至第三节点，所述第六开关的第二端接收电源电压。
2.根据权利要求1所述的延迟电路，其特征在于，当所述第一级联单元中的至少一开关管断开时，所述延迟电路输出低电平。
3.根据权利要求1所述的延迟电路，其特征在于，所述第一开关管和第二开关管均为PMOS管。
4.根据权利要求1所述的延迟电路，其特征在于，所述第三开关管和第四开关管均为NMOS管。
5.根据权利要求1所述的延迟电路，其特征在于，所述第五开关管为PMOS管，所述第六开关管为NMOS管。
6.一种电压控制芯片，应用于显示装置，其特征在于，所述芯片包括控制模块和延迟模块，其中所述控制模块与所述延迟模块连接，所述延迟模块包括权利要求1-5任意一项所述的延迟电路。
7.根据权利要求6所述的电压控制芯片，其特征在于，当所述延迟电路的输入电压小于第一节点的电压与第二开关管的阈值电压的差值时，所述电压控制芯片输出高电平。
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