JP2005333645A - 少なくとも１つの遅延セルを備える回路 - Google Patents

Abstract

【課題】少なくとも１つの遅延セルを備える回路を改善することであり、複数のこのようなセルを１つの閉じたリング発振器に接続することにより非常に小さい遅延時間を以て信号を、または位相の異なる信号を順次連続する遅延セルの出力端に出力することができるように構成することである。
【解決手段】各インバータ（２２，２４，２６，２８；１００，１０２，...，１３０）のそれぞれ１つの入力端は別のインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）の入力端とは別個に遅延セル（１４；９２，９４，９６，９８）の固有の入力端と接続されている。
【選択図】図１

Description

本発明は、少なくとも１つの遅延セルを備える回路に関し、この遅延セルは入力信号変化を遅延して出力信号に反映し、少なくとも２ペアのインバータを有する。ここでペアのインバータの各出力端はインバータにより相互に接続されており、これにより第１ペアのインバータの接続された出力端は遅延セルの第１の出力を形成し、第２ペアのインバータの接続された出力端は遅延セルの第２の出力を形成する。

遅延セルは例えば電圧制御発振器または電流制御発振器で電気振動を形成するため、または信号処理回路で入力信号変化を遅延して送出するために用いられる。

冒頭に述べた形式の回路はＵＳ５３００８９８から公知である。この刊行物には、ＣＭＯＳインバータからなる非同期リング発振器の変形が記載されている。このリング発振器は奇数の遅延セル、とりわけ３つのセルを発振器セルとして有する。これらのセルは１つのリングに接続されている。これにより任意のセルの信号が奇数回の反転の後、再びこのセルにフィードバックされ、このセルの出力信号は新たに反転される。その結果、リングには周期的な振動が形成される。すなわち各セルの出力信号レベルが周期的に交番する。これに対して、偶数のセルを１つのリングに接続すると、信号の反転がリングを通過した後に所定のセルにおいて新たな反転を引き起こさない。従って偶数構造では周期的な振動が発生するのではなく、２つの安定した状態が形成される。

セルはＵＳ５３００８９８では微分インバータを有し、この微分インバータでは２つのインバータの結合が共通の電流源により実現される。ここで微分インバータとは、微分入力信号を受け取る個別のインバータの並列接続であると理解されたい。この微分入力信号は一方のインバータに対しては論理１であり、他方のインバータに対しては論理０であるか、またはその反対である。一方のインバータは発振器セルの第１の入力端と出力端であり、並列に接続された他方のインバータは発振器セルの第２の入力端と出力端である。この発振器セルはＵＳ５３００８９８によればリング構造に接続されており、発振器セルの第１（または第２）の入力端は先行の発振器セルの第１（または第２）の出力端に接続されている。このことにより２つのチェーンが形成される。ここで第１のチェーンは第１の入力端を介する信号流に相応し、第２のチェーンは第２の入力端および出力端を介する信号流に相応する。これにより理論的には、２つのチェーンで連続的に同期して信号反転が行われる場合、各発振器セルの後方には伝送される信号の相補相（例えば０，１）が発生する。

電流源によりインバータは、これが固定の供給電圧値に接続される場合よりも比較的に緩慢になる。それでもなお十分に短い遅延時間を達成するためには、電流源として用いるトランジスタを、線形抵抗特性を示すトリオード領域で駆動しなければならない。高い周波数を達成するためにはこの電流源の抵抗ができるだけ小さくなければならない。しかし抵抗が小さいと並列に接続されたインバータの結合がますます小さくなる。従って周波数が高い場合には基本的に、２つのインバータチェーンが同期しないという危険性がある。

対称性微分段を備える発振器の別の例としてUS２００３００３４８５０がある。この刊行物は、BiCMOS技術（BiCMOS＝バイポーラ技術とCMOS技術の結合）での微分段の実現を開示している。しかしこのような微分段はインバータよりも緩慢である。なぜならゲート制御電圧が小さいからである。さらにこのようなリング発振器の遅延セルは恒久的に電流を消費する。従ってこの電流消費は遅延セルの数に比例する。電圧変動は負荷抵抗と電流次第では小さく、供給電圧を中心にしないから、リング内の信号はCMOS互換性のあるものではない。従って信号を出力結合するためにはやや複雑な回路（通常は微分増幅器）が必要であり、これも同様に恒久的に電流を消費する。

ＷＯ０１／４３２７４Ａ２には、双安定増幅器を遅延セルとして発振器に接続し、相互に相補相の種々の信号を出力結合することのできる発振器が記載されている。

対称性微分段からなるこのようなリング発振器の他に、ＣＭＯＳインバータからなる遅延セルを備える非対称性（非微分）リング発振器も公知である。この構造の変形はＤＥ１９７２８２４８から公知である。このリング発振器はただ１つのリングだけを有し、従って相の数は奇数である。なぜなら偶数では同数の遅延セルが必要となるからである。しかし偶数の場合、発振器は２つの安定状態の一方に固定されることとなる。リングから出力結合される同相（例えば０または１）の２つの信号の間隔は２つのインバータ伝搬時間に相応する。ここでインバータ伝搬時間とは、通常のグリッド伝搬時間であると理解されたい。従って位相間の最小間隔は不所望なほどに大きい。
ＵＳ５３００８９８ ＵＳ２００３００３４８５０ ＷＯ０１／４３２７４Ａ２ ＤＥ１９７２８２４８

本発明の課題は、少なくとも１つの遅延セルを備える回路を改善することであり、複数のこのようなセルを１つの閉じたリング発振器に接続することにより非常に小さい遅延時間を以て信号を、または位相の異なる信号を順次連続する遅延セルの出力端に出力することができるように構成することである。

この課題は冒頭に述べた形式の回路において、各インバータのそれぞれの入力端を別のインバータの入力端とは別個に遅延セルの固有の入力端に接続することにより解決される。

この構成により本発明の課題は解決される。なぜなら１ペアのインバータの相互に接続された出力端が２つの相互に別個の入力端を介して制御されるので、回路設計の際に複数のこのような遅延セルを備えるという付加的な自由度が得られるからである。例えばリング発振器の種々異なる個所から取り出される信号を、別個の入力端を介して１ペアのインバータに供給することができる。入力端を時間的にずらして制御することにより、順次連続する１ペアのインバータの出力間の位相差を短縮することができる。

本発明の枠内で、インバータがＣＭＯＳインバータとして実現されると有利である。

他のインバータと異なりＣＭＯＳインバータ（すなわち相補的なＮチャネルＦＥＴとＰチャネルＦＥＴを備えるインバータ）は回路の電流消費を低減する。なぜなら論理的ＣＭＯＳ素子はインバータのように２つの安定状態間での移行時にだけある程度の電流を消費するだけであり、このような移行時以外では実質的に無電流で動作するからである。

遅延セルの少なくとも１つの出力端を増幅素子に接続すると有利である。

増幅器は通常、高い入力インピーダンスと低い出力インピーダンスを有するから、この構成の利点は、出力端に接続されたスイッチング回路の遅延セルの信号形成に及ぼす影響が小さいことである。

さらなる有利な構成では、別のＣＭＯＳインバータは増幅素子である。

別のＣＭＯＳインバータは回路の他のＣＭＯＳインバータと共に簡単にＣＭＯＳプロセスにより形成することができる。信号出力結合のために使用される増幅素子をＣＭＯＳインバータにより実現すると回路の電流消費がさらに低下する。なぜならＣＭＯＳインバータはスイッチング過程の際にだけある程度の電流を消費するからである。このことにより回路の電流消費は、インバータの数および信号相の数を増大させても一次近似で上昇することはない。

回路が２により割り切れる数の遅延セルを有すると有利であり、この数は４より大きいかまたは等しい。ここで少なくとも１つのｎ番目の遅延セルの入力端は、少なくとも１つのｎ−１モジュロＮ番目またはｎ−２モジュロＮ番目の遅延セルの出力端と接続されている。ただしＮは遅延セルの数である。

この構成により、第１の遅延セルの出力信号を２つの別の遅延セルの信号により制御することができる。とりわけ順次連続する遅延セルの出力端から取り出される信号間での位相差を小さくすることができる。

択一的に少なくとも４つの遅延セルを相互に接続し、第１の信号経路がインバータの第１のチェーンを介して得られ、第２の信号経路がインバータの第２のチェーンを介して得られるようにすると有利である。この場合、２つの信号経路の信号は逆相で同期し、ｎ番目の遅延セルに所属する第１のチェーンのインバータ入力端は、第１チェーンのｎ−２ｋ±１モジュロＮ番目の遅延セルに所属するインバータ出力端と、第２チェーンのｎ−２ｋモジュロＮ番目の遅延セルに所属するインバータ出力端に接続される。ここでｋは１より大きい自然数である。

この構成によっても遅延セルの出力は２つの入力により時間的にずらされて制御され、その結果チェーンの後方のインバータ間で出力結合される信号の位相差が小さくなる。単純なリング発振器の場合、所定のインバータの出力端に発生する所定の位相は、次の次のインバータの出力端で初めて、すなわち２つのインバータ伝搬時間の後で繰り返されるが、ｋ＝１による構成での繰り返しはインバータ伝搬時間の２／３後に行われる。ｋ＞１の値に対しては同じ位相間の間隔はさらに小さくなる。

さらに有利には回路の少なくとも４つの遅延セルが１つのリング発振器に接続されている。

本発明で特に有利には、４より大きいか４に等しい偶数の遅延セルによりリング発振器が実現される。これに対して従来技術では、奇数の遅延セルを備えるリング発振器しか開示されていない。本発明の特徴を備える各遅延セルにより、相補位相の２つの信号を出力結合することができるから、本発明では、相互に位相のずれた偶数の信号を最小数の遅延セルにより送出するリング発振器を設計することができる。これに対して、リング発振器での振動形成に奇数の遅延セルを必要とする従来技術では、１つの遅延セル当たりに２つの信号を出力結合することを前提にすれば、６，１０，１４，．．の信号しか出力結合できない。

別の有利な構成では、少なくとも１つの電気エネルギー源が制御可能であり、これは少なくとも１つのインバータの給電端子に接続されている。

電気エネルギー源が制御可能であることにより、個々のインバータの遅延時間、および回路の周波数を簡単に制御することができる。ここでは制御電圧または制御電流とリング発振器の周波数とのほぼ線形な関係が上記の構成と関連して得られる。

さらに有利な構成では、電気エネルギー源として少なくとも１つの電圧源および／または電流源が設けられている。

択一的にまたは補充的に、ただ１つの電流源がすべての遅延セルに電気エネルギーを供給するか、または各遅延セルは電気エネルギーを供給するために固有の電流源を有する。

ここでは電圧供給により、電流供給と比較して制御と周波数応答との間でより良好な線形性の得られることが判明した。

図１には詳細に、入力スイッチ回路１２，遅延セル１４および出力スイッチ回路１６を備える回路１０が示されている。遅延セル１４はインバータ２２，２４とインバータ２６，２８の２ペア１８，２０を有する。第１ペア１８の第１インバータ２２は有利にはＣＭＯＳインバータとして、ＰＭＯＳ電界効果トランジスタ３０とＮＭＯＳ電界効果トランジスタ３２から形成されている。このインバータのチャネルは正電位ＢＩＡＳ＿Ｐの端子３４と負電位ＢＩＡＳ＿Ｎの端子３６との間に接続されている。インバータ２２の入力端として用いるゲート端子３８が正電位により制御される場合、ＮＭＯＳトランジスタ３２のチャネルは導通し、ＰＭＯＳトランジスタ３０のチャネルは阻止される。その結果、インバータ２２の出力端４０は端子３６の負電位に調整される。反対にゲート端子３８が負電位であれば、ＮＭＯＳトランジスタ３２が阻止され、ＰＭＯＳトランジスタ３０が導通し、出力端４０は端子３４の正電位に調整される。これにより出力端４０にはそれぞれ反転されたゲート電位または入力信号が調整され、出力端４０の信号は入力端３８の信号に、トランジスタ特性に起因する遅延を以てそれぞれ続く。この遅延は例えば端子３４と３６との間の電位差に依存する。

他方のインバータ２４，２６，２８も相応にＰＭＯＳトランジスタ４４，４６，４８とＮＭＯＳトランジスタ５０，５２，５４から形成され、相応にして動作する。第１ペア１８のインバータ２４はその入力端（ゲート）４２に印加される入力信号を反転する。インバータ２４の出力端はインバータ２２の出力端と共に共通の出力端４０に接続されているから、この出力端４０の電位はインバータ２２，２４の２つの入力端３８，４２のそれぞれ一方を介して調整することができる。安定した電位は、２つのインバータが同じ極性の信号により制御されるとき出力端に形成される。これに対して極性が異なる場合、２つのインバータのそれぞれ１つの導通トランジスタと共通の出力端を介して電流が流れる。

同様にしてインバータ２６，２８の第２ペア２０の出力端５６の電位は、インバータ２８，２６の２つの入力端５８，６０のそれぞれ１つを介して調整することができる。ここで、インバータ２２の入力端３８は他方のインバータ２４，２６，２８の入力端４２，５８，６０とは別個に遅延セル１４の固有の入力端６２と接続されている。このことは同様に、インバータ２４，２６，２８のそれぞれの入力端４２，５８，６０と遅延セル１４の固有の入力端６４，６６，６８との接続にも当てはまる。入力端６２は以下、ＩＮ１＋入力端と称する。同様に入力端６４，６６，６８はこの順番でＩＮ２＋，ＩＮ２−、およびＩＮ１−入力端と称する。

オプションとして遅延セル１０はインバータ２２，２４および２６，２８のペア１８，２０の各出力端４０，５６に対してそれぞれ１つの増幅器素子７０，７２を有し、この増幅器素子は出力端４０，５６の信号を出力結合する。図１の実施例では同様にＰＭＯＳトランジスタ７４，７６およびＮＭＯＳトランジスタ７８，８０を有するＣＭＯＳインバータとして実現された増幅器素子７０，７２は、出力スイッチ回路１６におけるインピーダンスが遅延セル１４の出力端４０，５６の信号に不所望にフィードバック作用するのを最小にする。図１の実施例で、増幅器７０と７２から出力結合すべき反転信号ＯＵＴ＿ＢＵＦ＋、ＯＵＴ＿ＢＵＦ−は出力回路１６の入力端８２，８４に伝送され、一方、増幅器７０，７２から入力端８６，８８に伝送された非反転信号ＯＲ−，ＯＲ＋は出力回路１６にある別の遅延セルにさらに導くことができる。

図１の実施例で増幅器素子７０，７２には供給電位ＶＤＤ，ＶＳＳを介してエネルギーが供給される。この供給電位ＶＤＤ，ＶＳＳから入力スイッチ回路１２内で入力スイッチ回路の端子３４と３６での電位も形成され、この電位によりインバータ２２，２４，２６，２８の遅延時間を調整することができる。

図２は、４つの遅延セル９２，９４，９６，９８を備えるリング発振器９０を示す。これら遅延セルの各々は、共通の出力端を備えるインバータ・ペアによる（図１と関連して説明した）構造を有している。ここで図２では分かり易くするため、エネルギー供給および信号出力結合は図示されていない。

第２遅延セル９６は信号ｉｎｔ１＋，ｉｎｔ１−を直前に配置された第１遅延セル９４から受け取り、信号ｉｎｔ０＋，ｉｎｔ０−を遅延セル９４の前の遅延セル、すなわち第０遅延セル９２から受け取る。同様に第３遅延セル９８は信号ｉｎｔ２＋とｉｎｔ２−をその先行の第２遅延セルから受け取り、信号ｉｎｔ１＋とｉｎｔ１−をその前の前の遅延セル、すなわち第１遅延セル９４から受け取る。第３遅延セル９８の出力信号ｉｎｔ３＋、ｉｎｔ３−と、第２遅延セル９６の出力信号ｉｎｔ２＋，ｉｎｔ２−はそれぞれ交差して第０遅延セル９２にフィードバックされる。第１遅延素子９４には第０遅延セル９２の出力信号ｉｎｔ０＋，ｉｎｔ０−、並びに第３遅延セル９８の、交差してフィードバックされた出力信号ｉｎｔ３−とｉｎｔ３＋が供給される。遅延セル９２，９４，９６，９８をこのように順次接続することにより、２つのチェーン９１，９３を備えるリング発振器９０が得られる。この２つのチェーン内で信号は逆相で同期して伝播する。第１チェーン９１は信号ｉｎｔ０＋，ｉｎｔ１−，ｉｎｔ２＋およびｉｎｔ３−の信号経路により実現される。同様に第２チェーン９３は信号ｉｎｔ０−，ｉｎｔ１＋，ｉｎｔ２−およびｉｎｔ３＋の信号経路により形成される。このことは図３との関係で明らかとなる。

図３は図２のリング発振器９０を、４つの遅延セル９２，９４，９６，９８の内部構造と共に示す。この図から図１と図２の関連がよりよく理解されよう。ここで図１の個々の遅延セル１８のＣＭＯＳインバータ２２，２４，２６，２８，７０，７２は図３ではインバータの一般的図示により置換されている。これらのインバータは本発明の実現の際に、同様に一般的形態で使用することができる。

図３では、セル９２の２つの上方インバータ１００，１０２の統合接続により信号ｉｎｔ０＋が生じる。この信号は図１の信号ＯＲ＋に相応する。図１によればＯＲ＋は図１の下方インバータ・ペア２０から送出される。この下方インバータ・ペア２０の出力端も統合接続されている。従ってセル９２の２つの上方インバータ１００，１０２は信号的に図１の２つの下方インバータ２６，２８に相応する。図３のセル９２の２つの下方インバータ１０４，１０６の統合接続により信号ｉｎｔ０−が発生する。この信号は図１の信号ＯＲ−に相応し、そこでは上方インバータ・ペア２２，２４から送出される。これらのインバータ・ペアの出力端も統合接続されている。従って遅延セル９２の下方インバータ１０４，１０６は信号的に、図１の２つの上方インバータ２２，２４に相応する。

遅延セル９４の２つの上方インバータ１０８，１１０を統合接続するとｉｎｔ１−が生じる。図２によればｉｎｔ１−は出力端ＯＲ−から取り出される。図２によればＯＲ−は上方インバータ・ペア１８から送出され、このインバータ・ペアの出力端は統合接続されている。従って遅延セル９４の２つの上方インバータ１０８，１１０は図１の２つの上方インバータ２２，２４に相応する。図３の遅延セル９４の２つの下方インバータ１１２，１１４を統合接続すると、ｉｎｔ１＋が得られる。図２ではｉｎｔ１＋は出力端ＯＲ＋から取り出される。図１ではＯＲ＋は下方インバータ・ペア２０から送出され、その出力端は統合接続されている。従って遅延セル９４の下方インバータは図１の２つの下方インバータ２６，２８に相応する。

遅延セル９６の２つの上方インバータ１１６，１１８を統合接続すると、ｉｎｔ２＋が得られる。図２によればｉｎｔ２＋は出力端ＯＲ＋から、すなわち図１の下方インバータ・ペア２０から送出される。遅延セル９６の２つの上方インバータ１１６，１１８は図１の２つの下方インバータ２６，２８に相応する。図３の遅延セル９６の２つの下方インバータ１２０，１２２を統合接続すると、ｉｎｔ２−が得られる。図２によればｉｎｔ２−は出力端ＯＲ−から取り出される。図１によればＯＲ−は上方インバータ・ペア１８から送出される。遅延セル９６の下方インバータ１２０，１２２は図１の２つの上方インバータ２２，２４に相応する。

図３の遅延セル９８の２つの上方インバータ１２４，１２６を統合接続すると、ｉｎｔ３−が得られる。図２によればｉｎｔ３−は出力端ＯＲ−から取り出される。図１ではＯＲ−は上方インバータ・ペア１８から送出される。遅延セル９８の２つの上方インバータ１２４，１２６は図１の２つの上方インバータ２２，２４に相応する。図３の遅延セル９８の２つの下方インバータ１２８，１３０を統合接続すると、ｉｎｔ３＋が得られる。図２ではｉｎｔ３＋は出力端ＯＲ＋から取り出される。図１によればＯＲ＋は下方インバータ・ペア２０から送出される。従って図３の遅延セル９８の２つの下方インバータ１２８，１３０は図１の２つの下方インバータ２６，２８に相応する。インバータ１３２，１３４，１３６，１３８，１４０，１４２，１４４，１４６は位相状態が種々異なる信号をリング発振器９０から出力結合するために用いられ、従って図１の増幅器素子７０，７２に相応する。

既に図２に関連して説明したように、遅延セル９２，９４，９６，９８をこのように順次接続することにより２つのチェーンが形成され、これらのチェーンにおいては逆相の信号が同期して伝播する。第１チェーンは信号ｉｎｔ０＋，ｉｎｔ１−，ｉｎｔ２＋およびｉｎｔ３−の信号経路により実現される。すなわち並置されたインバータの第１列にあるインバータ１００，１０８，１１６および１２４により実現される。同様に第２チェーンは信号ｉｎｔ０−，ｉｎｔ１＋，ｉｎｔ２−およびｉｎｔ３＋の信号経路により実現される。すなわち並置されたインバータの第４列にあるインバータ１０６，１１４，１２２，１３０により実現される。第１チェーンと第２チェーンは同期しているが逆相である。従って増幅器１３２は増幅器１４０とは逆相に出力結合し、増幅器１３４は増幅器１４２とは逆相に出力結合し、増幅器１３４は増幅器１４４とは逆相に出力結合し、増幅器１３８は増幅器１４６とは逆相に出力結合する。２つのチェーンを同期させるためにこれらを結合することは、別のインバータ１０２，１０４，１１０，１１２，１１８，１２０，１２６，１２８により実現される。これらのインバータの入力端はそれぞれ一方のチェーンに、出力端はそれぞれ他方のチェーンに接続されている。

図２および／または図３の回路構成によって、その出力端がそれぞれ統合接続された２つのインバータの入力信号の位相が僅かだけ異なるようになる。このことが図４に示されている。

図４は、図２または図３の第３遅延セル９８の出力信号ｉｎｔ３＋を部分的に示す。その入力信号は第１遅延セル９４の出力信号ｉｎｔ１−と、第２遅延セル９６の出力信号ｉｎｔ２−である。これらの信号のエッジはほぼ重なっている。従ってｉｎｔ３＋を出力する遅延セル９８の２つのインバータ１２８，１３０は時間的に相互に僅かにずれて動作する。さらに速度的利点も得られる。なぜなら指数ｎの各遅延セルは、指数ｎ−１モジュロＮの直前の遅延セルから出力される信号に応答するだけでなく、指数（ｎ−２）モジュロＮの前の前の遅延セルの信号によっても応答するからである。このことにより隣接する位相の間隔が大きく低減される。通常の非同期リング発振器の場合、同じ位相、すなわち１または０は２回の反転の後に再び発生する。そのため時間間隔は２つのインバータによる信号伝搬時間の和に相応する。これに対してｋ＝１による実現に基づく図４では、隣接する位相の間隔は１つのインバータの信号伝搬時間の約２／３に相応する。従ってこの回路は通常のリング発振器の３倍の速度である。速度の利点は、回路をｋ＞１により変形して実現することによりさらに増大される。さらに図４は信号ｉｎｔ３−の部分を示し、この信号は信号ｉｎｔ３＋に対して逆相である。図４での信号はそれぞれ任意の単位で時間上にプロットされている。

全体として本発明により、周波数が同じであり位相の異なる偶数のクロック信号を形成することのできるリング発振器が実現される。このリング発振器の電流消費は小さく、位相数に依存し、その遅延時間または位相と同調可能な周波数との間の位相差は非常に小さくかつ可変である。ここで周波数は有利にはインバータの供給電圧を介して調整される。なぜなら電圧と周波数との関係はほぼ線形だからである。一方、制御電流を介して周波数を制御すると、電流は周波数が非常に高い場合、過度に上昇する。この周波数調整は、リング発振器におけるインバータの正または負または両者の供給電圧により行うことができる。さらにこの周波数調整は１つの電圧源または電流源によってすべての遅延セルに対して行うことができる。択一的に別個の電流源を各セル（電流バンク）内に設けることもできる。このことはＵＳ５３００８９８に記載されている。さらに択一的に周波数の調整は可変のキャパシタを介して行うこともできる。このキャパシタはインバータの出力信号に応じて充放電される。さらに閉じたリングの代わりに開いたリング、すなわち図１による遅延セルの１つのチェーンを使用することもできる。これにより入力信号を種々異なって遅延することができる。

本発明の回路の実施例を示す図である。 図１による内部構造を有する４つの遅延セルを備えるリング発振器の概略図である。 図２のリング発振器を遅延セルの一般的内部構造と共に示す回路図である。 遅延セルの入力信号と出力信号の一部を示す線図である。 本発明の実施例を示す図である。

Claims (11)

1. 少なくとも１つの遅延セル（１４；９２，９４，９６，９８）を備える回路であって、
   該遅延セルは、入力信号変化を遅延して出力信号に反映し、少なくとも２ペア（１８，２０）のインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）を有し、
   １ペアのインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）のそれぞれの出力端は相互に接続されており、これによりインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）の第１ペアの接続された出力端は遅延セル（１４；９２，９４，９６，９８）の第１の出力を形成し、第２ペアの接続された出力端は遅延セル（１４；９２，９４，９６，９８）の第２の出力を形成する形式の回路において、
   各インバータ（２２，２４，２６，２８；１００，１０２，...，１３０）のそれぞれ１つの入力端は別のインバータ（２２，２４，２６，２８；１００，１０２，...，１３０）の入力端とは別個に遅延セル（１４；９２，９４，９６，９８）の固有の入力端と接続されている、ことを特徴とする回路。
2. 請求項１記載の回路において、インバータ（２２，２４，２６，２８；１００，１０２，...，１３０）はＣＭＯＳインバータとして実現されている。
3. 請求項１記載の回路において、遅延セル（１４；９２，９４，９６，９８）の少なくとも１つの出力端は増幅器素子（７０，７２）に接続されている。
4. 請求項３記載の回路において、別のインバータが増幅器素子（７０，７２）として設けられている。
5. 請求項１項記載の回路において、
   該回路は２により割り切れる数Ｎの遅延セル（９２，９４，９６，９８）を有し、Ｎは４より大きいかまたはこれに等しく、
   少なくとも１つのｎ番目の遅延セルの入力端は、少なくとも１つのｎ−１モジュロＮ番目の遅延セルの出力端と、ｎ−２モジュロＮ番目の遅延セルの出力端とに接続されている。
6. 請求項１項記載の回路において、
   少なくとも４つの遅延セル（９２，９４，９６，９８）が相互に接続されており、これによりインバータ（１００，１０８，１１６，１２４）の第１チェーン（９１）を介する第１信号経路と、インバータ（１０６，１１４，１２２，１３０）の第２チェーン（９３）を介する第２信号経路とが形成され、
   ２つの信号経路の信号は逆相で同期して伝播し、
   第１チェーン（９）のｎ番目の遅延セルに所属するインバータの入力端は、第１チェーンの（ｎ−２ｋ±１）モジュロＮ番目の遅延セル（９２，９４，９６，９８）に所属するインバータ出力端および第２チェーンの（ｎ−２ｋ）モジュロＮ番目の遅延セル（９２，９４，９６，９８）に所属するインバータ出力端に接続されており、
   ここでｋは１より大きいかまたはこれに等しい自然数である。
7. 請求項１記載の回路において、回路（１０）の少なくとも４つの遅延セル（９２，９４，９６，９８）はリング発振器（９０）に接続されている。
8. 請求項１項記載の回路において、少なくとも１つの電気エネルギー源が設けられており、該電気エネルギー源は少なくとも１つのインバータ（２２，２４，２６，２８）の給電端子に接続されている。
9. 請求項８記載の回路において、少なくとも１つの電圧源および／または電流源が電気エネルギー源として設けられている。
10. 請求項９記載の回路において、電気エネルギー源として少なくとも１つの電流源が設けられており、ただ１つの電流源がすべての遅延セルに電気エネルギーを供給するか、または各遅延セルは電気エネルギーの供給のために固有の電流源を有する。
11. 入力信号を遅延するための方法において、
    出力信号を供給し、
    第２遅延セルの第１インバータユニットの第１インバータを接続し、先行の遅延セルからの信号の第２出力を受信し、
    第２遅延セルの第１インバータユニットの第２インバータを接続し、先行の遅延セルからの第１入力信号を受信し、
    第２遅延セルの第２インバータユニットの第１インバータを接続し、先行の遅延セルからの信号の第１出力を受信し、
    第２遅延セルの第２インバータユニットの第２インバータを接続し、先行の遅延セルからの第２入力信号を受信し、
    入力源を制御する、ことを特徴とする方法。

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