CN116232317B - 一种基于tspc的高速鉴频鉴相电路及锁相环 - Google Patents

Abstract

本发明公开了一种基于TSPC的高速鉴频鉴相电路及锁相环。鉴频鉴相电路包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器用于输出UP信号和UPb信号；第二真单相时钟D触发器用于输出DN信号和DNb信号；复位信号产生模块用于根据UPb信号和DNb信号生成第一复位信号R1；延迟模块用于根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制，得到第二复位信号R2输出至第一真单相时钟D触发器和第二真单相时钟D触发器的复位端。本发明能够稳定工作在几兆至几千兆赫兹的频率下，同时具有延迟可调，盲区时间确定等优点。

Description

一种基于TSPC的高速鉴频鉴相电路及锁相环

技术领域

本发明属于集成电路技术领域，更具体地，涉及一种基于TSPC的高速鉴频鉴相电路及锁相环。

背景技术

锁相环在数据传输及高速信号处理中有着广泛的应用，鉴频鉴相器作为锁相环的重要组成模块，其性能优劣对锁相环有着直接的影响。在锁相环的不同应用中，鉴频鉴相器需处理的输入时钟频率低至几兆赫兹高至几千兆赫兹。为了消除因时钟传输路径的差异、输出驱动能力的差异等造成的输出时钟相位不确定性，相差校正(Deskew)锁相环需将输入时钟及输出时钟的相位对齐。在相差校正锁相环中，鉴频鉴相器的工作频率即是传输时钟的频率，当时钟频率达到几千兆赫兹时，鉴频鉴相器的设计变的较为困难。此外，由于锁相环在启动、频率切换等过程中存在着频率过冲等问题，鉴频鉴相器实际需达到的工作频率要大于正常的工作频率，这将进一步增加其设计难度。

为了解决这类问题，一般是将传给鉴频鉴相器的参考时钟/反馈时钟均减半，使鉴频鉴相器工作在更低的频率，但此时鉴频鉴相器锁定的相位为分频后的输入时钟/输出时钟相位，当参考时钟/反馈时钟的分频电路存在失配时，输入时钟/输出时钟的相位也存在固定的偏差。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于TSPC的高速鉴频鉴相电路及锁相环，能够稳定工作在几兆至几千兆赫兹的频率下，同时具有延迟可调，盲区时间确定等优点。

为实现上述目的，按照本发明的一个方面，提供了一种鉴频鉴相电路，包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器的输入端用于接收参考时钟，第一真单相时钟D触发器的第一输出端用于输出UP信号，第一真单相时钟D触发器的第二输出端用于输出UPb信号；第二真单相时钟D触发器的输入端用于接收反馈时钟，第二真单相时钟D触发器的第一输出端用于输出DN信号，第二真单相时钟D触发器的第二输出端用于输出DNb信号；复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1；延迟模块用于将第一复位信号R1进行延迟，得到第二复位信号R2，并将第二复位信号R2分别输出至第一真单相时钟D触发器的复位端和第二真单相时钟D触发器的复位端；延迟模块还用于接收延迟控制信号，以及根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制。

在一些实施方式中，第一真单相时钟D触发器包括触发模块，触发模块包括第一级支路、第二级支路和第三级支路；第一级支路包括PMOS管PM0、PMOS管PM1和NMOS管NM0，第二级支路包括PMOS管PM2、NMOS管NM2和NMOS管NM1，第三级支路包括PMOS管PM3和NMOS管NM3；PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地；PM0的栅极连接第一真单相时钟D触发器的输入端，PM1的栅极和NM0的栅极连接真单相时钟D触发器的复位端；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及第一真单相时钟D触发器的第二输出端，PM3的漏极和NM3的漏极连接第一真单相时钟D触发器的的第一输出端。

在一些实施方式中，第一真单相时钟D触发器还包括第一辅助电路和第二辅助电路；第一辅助电路用于防止触发模块的第二级支路产生漏电；第二辅助电路用于防止触发模块的第一级支路产生漏电。

在一些实施方式中，第一辅助电路包括PMOS管PM4和PM5以及NMOS管NM4和NM5；PM4的源极用于连接电源，PM4的漏极连接PM5的源极，PM5的漏极连接NM5的漏极，NM5的源极连接NM4的漏极，NM4的源极用于接地；PM4的栅极用于接地，PM5的栅极和NM5的栅极连接第一真单相时钟D触发器的第一输出端，NM4的栅极用于连接电源，PM5的漏极和NM5的漏极连接第一真单相时钟D触发器的第二输出端。

在一些实施方式中，第二辅助电路包括PMOS管PM6、PMOS管PM7、NMOS管NM7和NMOS管NM6以及PMOS管PM8和NMOS管NM8；PM6的源极用于连接电源，PM6的漏极连接PM7的源极，PM7的漏极连接NM7的漏极，NM7的源极连接NM6的漏极，NM6的源极用于接地；PM8的源极用于连接电源，PM8的漏极连接NM8的漏极，NM8的源极用于接地；PM6的栅极和NM6的栅极连接PM8的漏极和NM8的漏极，PM7的栅极连接PM1的栅极和NM0的栅极，NM7的栅极连接PM0的栅极，PM7的漏极和NM7的漏极连接PM1的漏极和NM0的漏极，PM8的栅极和NM8的栅极连接PM2的栅极和NM1的栅极。

在一些实施方式中，延迟模块包括N个延迟单元，其中，N为自然数且N≥2；N个延迟单元分别为第一延迟单元至第N延迟单元；延迟模块还用于接收使能信号，并在使能信号的作用下正常工作，以及在延迟控制信号的作用下，调整N个延迟单元中用于延迟的延迟单元的个数。

在一些实施方式中，延迟模块对延迟控制信号的响应方式包括：对输入的0信号，延迟模块的延迟时间为第N延迟单元的延时；对输入的1信号，延迟模块的延迟时间为N个延迟单元的延时。

在一些实施方式中，在第一复位信号R1处于第一状态时，延迟模块在延迟控制信号的作用下，改变对第一复位信号R1的延时；在第一复位信号R1处于第二状态时，延迟模块不在延迟控制信号的作用下，改变对第一复位信号R1的延时。

在一些实施方式中，在第一复位信号R1处于第二状态时，延迟模块的延迟时间为第N延迟单元的延时。

在一些实施方式中，第一延迟单元至第N延迟单元依次连接，前一延迟单元的输出端连接后一延迟单元的第二输入端；N个延迟单元的第一输入端均连接延迟模块的第一输入端，用于接收第一复位信号R1；除第N延迟单元之外的剩余N-1个延迟单元的第三输入端均连接延迟模块的第三输入端，用于接收延迟控制信号；第N延迟单元的第三输入端连接延迟模块的第二输入端，用于接收使能信号，第N延迟单元的输出端连接延迟模块的输出端，用于输出第二复位信号R2；第一延迟单元的第二输入端用于连接电源。

在一些实施方式中，每个延迟单元均包括第一与非门和第二与非门，第一与非门的第一输入端连接延迟单元的第一输入端，第一与非门的第二输入端连接延迟单元的第二输入端，第一与非门的输出端连接第二与非门的第一输入端，第二与非门的第二输入端连接延迟单元的第三输入端，第二与非门的输出端连接延迟单元的输出端。

在一些实施方式中，复位信号产生模块为或非门；或非门的第一输入端用于接收UPb信号，或非门的第二输入端用于接收DNb信号，或非门的输出端用于输出第一复位信号R1。

根据本发明的另一方面，提供了一种锁相环，包括上述鉴频鉴相电路。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：1)采用真单相时钟(True Single Phase Clocking，TSPC)，将鉴频鉴相器内部的复位延迟减至最小；2)通过小尺寸辅助电路，在低硬件开销的前提下，使得鉴频鉴相器的工作频率范围大大增加；3)在保持盲区时间最小的前提下，实现延迟可控以及鉴频鉴相器输出脉宽可控。

附图说明

图1是本发明实施例的基于TSPC的高速鉴频鉴相电路的结构示意图；

图2是本发明实施例的真单相时钟D触发器的结构示意图；

图3是本发明实施例的延迟模块的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。正如本领域技术人员可以认识到的那样，在不脱离本申请的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

如图1所示，本发明实施例的基于TSPC的高速鉴频鉴相电路包括第一真单相时钟D触发器100、第二真单相时钟D触发器102、延迟模块101和复位信号产生模块，其中，复位信号产生模块通过或非门103实现。

第一真单相时钟D触发器100的输入端连接鉴频鉴相电路的第一输入端，用于接收参考时钟，第二真单相时钟D触发器102的输入端连接鉴频鉴相电路的第二输入端，用于接收反馈时钟；第一真单相时钟D触发器100的第一输出端连接鉴频鉴相电路的第一输出端，用于输出UP信号，第一真单相时钟D触发器100的第二输出端连接复位信号产生模块的第一输入端(即或非门103的第一输入端)，用于输出UPb信号；第二真单相时钟D触发器102的第一输出端连接鉴频鉴相电路的第二输出端，用于输出DN信号，第二真单相时钟D触发器102的第二输出端连接复位信号产生模块的第二输入端(即或非门103的第二输入端)，用于输出DNb信号。

复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1，复位信号产生模块的输出端(即或非门103的输出端)连接延迟模块101的第一输入端，用于输出第一复位信号R1；延迟模块101用于将第一复位信号R1延迟后，得到第二复位信号R2，并通过延迟控制信号，对延迟的时长进行控制，延迟模块101的第二输入端用于接收使能信号，延迟模块101的第三输入端用于接收延迟控制信号，延迟模块101的输出端分别连接第一真单相时钟D触发器100的复位端和第二真单相时钟D触发器102的复位端，用于输出第二复位信号R2。

使能信号由0变为1时，延迟模块101输出的第二复位信号R2由1变0，高速鉴频鉴相器开始工作。参考时钟上升沿来临时，第一真单相时钟D触发器100输出的UP信号由0变为1，此时，UPb信号为0，DNb信号为1，复位信号产生模块生成的第一复位信号R1为0。反馈时钟上升沿来临时，第二真单相时钟D触发器102输出的DN信号由0变1，此时，UPb信号为0，DNb信号为0，复位信号产生模块生成的第一复位信号R1为1。第一复位信号R1经延迟模块101后，生成第二复位信号R2，第二复位信号R2分别作用于第一真单相时钟D触发器100及第二真单相时钟D触发器102，使第一真单相时钟D触发器100及第二真单相时钟D触发器102处于复位状态，UP信号和DN信号被复位为0，UPb信号和DNb信号被置位为1。需要注意的是，第一真单相时钟D触发器100及第二真单相时钟D触发器102处于复位状态时不对输入的参考时钟和反馈时钟产生响应。当UPb信号和DNb信号被置位为1时，第一复位信号R1变为0，经延迟模块101生成第二复位信号R2作用于第一真单相时钟D触发器100及第二真单相时钟D触发器102后，第一真单相时钟D触发器100及第二真单相时钟D触发器102解除复位状态，可正常响应下一参考时钟或反馈时钟的上升沿。

在一些实施方式中，第一真单相时钟D触发器100及第二真单相时钟D触发器102具有相同的结构。如图2所示，本发明实施例的单真相时钟D触发器包括触发模块200，触发模块200包括第一级支路、第二级支路和第三级支路，第一级支路包括串联在电源和地之间的PMOS管PM0、PMOS管PM1和NMOS管NM0，第二级支路包括串联在电源和地之间的PMOS管PM2、NMOS管NM2和NMOS管NM1，第三级支路包括串联在电源和地之间的PMOS管PM3和NMOS管NM3。

PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地。PM0的栅极连接真单相时钟D触发器的输入端，用于接收时钟信号(对第一真单相时钟D触发器100，该时钟信号为参考时钟，对第二真单相时钟D触发器102，该时钟信号为反馈时钟)，PM1的栅极和NM0的栅极连接真单相时钟D触发器的复位端，用于接收复位信号(即第二复位信号R2)；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及真单相时钟D触发器的第二输出端，用于输出UPb信号(对第一真单相时钟D触发器100)或者DNb信号(对第二真单相时钟D触发器102)，PM3的漏极和NM3的漏极连接真单相时钟D触发器的第一输出端，用于输出UP信号(对第一真单相时钟D触发器100)或者DN信号(对第二真单相时钟D触发器102)。

当第二复位信号R2为1时，触发模块200中第一级支路的输出为0，第二级支路的输出为1，第三级支路的输出为0，处于复位状态，此时，触发模块200对时钟信号无响应。当第二复位信号R2由1变为0后，若时钟信号一直为1，则触发模块200的状态保持不变；当时钟信号为0时，第一级支路的输出变为1，但由于NM2处于关断状态，第二级支路和第三级支路的输出不变；当时钟信号由0变为1时，第一级支路的输出仍为1，第二级支路的输出因NM2处于开启状态而由1变为0，相应地，第三级支路的输出由0变为1。此后，触发模块200的状态将保持不变，直至复位信号由0变为1时将电路状态重置。

从触发模块200结构可以看到，当第二复位信号R2为0，时钟信号为1时，第一级支路的输出为高阻态；当第二复位信号R2为0，时钟信号为0时，第二级支路的输出为高阻态；若长时间未对高阻态处的电荷进行刷新，触发模块200将出现异常输出。

因此，在一些实施方式中，针对触发模块200的第一级支路及第二级支路处于高阻态时的漏电现象，增加第一辅助电路201和第二辅助电路202。

第一辅助电路201包括串联的PMOS管PM4和PM5以及NMOS管NM4和NM5，用于防止触发模块200的第二级支路产生漏电。PM4的源极用于连接电源，PM4的漏极连接PM5的源极，PM5的漏极连接NM5的漏极，NM5的源极连接NM4的漏极，NM4的源极用于接地；PM4的栅极用于接地，PM5的栅极和NM5的栅极连接真单相时钟D触发器的第一输出端，NM4的栅极用于连接电源，PM5的漏极和NM5的漏极连接真单相时钟D触发器的第二输出端。

当触发模块200第三级支路的输出为0或1时，第一辅助电路201将触发模块200的第二级支路的输出拉至1或0，第二级支路的输出不再为高阻态，而是呈现弱上拉或是下拉状态。

在一些实施方式中，为减小对第三级支路输出的负载效应，NMOS管NM5和PMOS管PM5的尺寸为最小取值，即尽可能小；为减小对第二级支路输出的负载效应，NMOS管NM4和PMOS管PM4的尺寸为最小取值，即尽可能小。

第二辅助电路202包括串联的PMOS管PM6、PMOS管PM7、NMOS管NM7和NMOS管NM6以及串联的PMOS管PM8和NMOS管NM8，用于防止触发模块200的第一级支路产生漏电。PM6的源极用于连接电源，PM6的漏极连接PM7的源极，PM7的漏极连接NM7的漏极，NM7的源极连接NM6的漏极，NM6的源极用于接地；PM8的源极用于连接电源，PM8的漏极连接NM8的漏极，NM8的源极用于接地；PM6的栅极和NM6的栅极连接PM8的漏极和NM8的漏极，PM7的栅极连接PM1的栅极和NM0的栅极，NM7的栅极连接PM0的栅极，PM7的漏极和NM7的漏极连接PM1的漏极和NM0的漏极，PM8的栅极和NM8的栅极连接PM2的栅极和NM1的栅极。

当输入触发模块200的复位信号为0、时钟信号为1时，触发模块200的第一级支路的输出处于高阻态，此时NM7和PM7均开启，第二辅助电路202处于锁存态；当触发模块200的第一级支路的输出为1或0时，第二辅助电路202对第一级支路的输出呈现弱上拉或弱下拉态；当输入触发模块200的复位信号为1时，PM7关断，此时，NM0将第一级支路的输出下拉，第二辅助电路202因PM7关断而对第一级支路的输出不再有上拉能力；当复位信号为0且时钟信号为0时，NM7关断，第二辅助电路202因NM7关断而对第一级输出不再有下拉能力。

在一些实施方式中，为减小对第一级支路输出的负载效应，第二辅助电路202中的所有MOS管的尺寸均为最小取值，即尽可能小。

本发明实施例的真单相时钟D触发器包括TSPC三级结构并采用第一辅助电路和第二辅助电路，使得真单相时钟D触发器能够工作在几兆赫兹的频率，而不会因漏电而产生误触发。同时，第一辅助电路和第二辅助电路中的MOS管的尺寸尽可能小，因此负载效应很小。

如图3所示，本发明实施例的延迟模块包括N个延迟单元，其中，N为自然数且N≥2。每个延迟单元均包括第一与非门和第二与非门，第一与非门的第一输入端连接延迟单元的第一输入端，第一与非门的第二输入端连接延迟单元的第二输入端，第一与非门的输出端连接第二与非门的第一输入端，第二与非门的第二输入端连接延迟单元的第三输入端，第二与非门的输出端连接延迟单元的输出端。

N个延迟单元分别为依次连接的第一延迟单元至第N延迟单元，第N延迟单元标记为300，剩余延迟单元标记为301，前一延迟单元的输出端连接后一延迟单元的第二输入端。N个延迟单元的第一输入端均连接延迟模块的第一输入端，用于接收复位信号(即第一复位信号R1)；除第N延迟单元300之外的剩余N-1个延迟单元301的第三输入端均连接延迟模块的第三输入端，用于接收延迟控制信号；第N延迟单元300的第三输入端连接延迟模块的第二输入端，用于接收使能信号，第N延迟单元300的输出端连接延迟模块的输出端，用于输出第二复位信号R2；第一延迟单元301的第二输入端用于连接电源。

当使能信号为0时，输出第二复位信号R2为1，当使能信号为1时，延迟模块正常工作。在一些实施方式中，更大的延迟控制范围可通过增加延迟单元的个数或者在延迟单元内部增加延迟逻辑来实现。在一些实施方式中，延迟控制信号为温度计码，当延迟控制信号全为0时，延迟仅由第N延迟单元300提供，当延迟控制信号末位为1时，延迟由包括第N延迟单元300在内的N个延迟单元提供。此时，延迟模块对第一复位信号R1由0至1变化和由1至0变化的响应不同，具体地，第一复位信号R1由0至1变化将通过更多的延迟模块，而第一复位信号R1由1至0变化仅通过第N延迟单元300中的两级与非门。更长的延迟时间可通过将延迟控制信号由低位至高位逐位置1得到。

下面对本发明实施例的鉴频鉴相电路的工作原理进行详细说明。

1)使能信号为0时，延迟模块输出的第二复位信号R2为1。此时，第一真单相时钟D触发器100和第二真单相时钟D触发器102均处于复位状态，其第一级支路的输出为0，第二级支路的输出为1，第三级支路的输出为0，或非门103的输出为0。

2)使能信号由0变为1后，延迟模块输出的第二复位信号R2为0。此时，第一真单相时钟D触发器100和第二真单相时钟D触发器102均处于待触发状态。当参考时钟为1时，第一真单相时钟D触发器100的第一级支路的输出为高阻态，第一真单相时钟D触发器100的各节点仍保持原状态；当参考时钟为0，第一真单相时钟D触发器100的第一级支路的输出被充电至1，此时第二级支路的输出为高阻态，第三级支路的输出保持原状态。因此使能信号由0变为1后，第一真单相时钟D触发器100的输出不发生改变，直至参考时钟上升沿来临。

3)当参考时钟由0变为1时，第一真单相时钟D触发器100的第一级支路保持输出1，第二级支路的输出由1变为0，第三级支路的输出由0变为1，即UP信号由0变为1。由于第一级支路的输出只有在第二复位信号R2为1时才为0，因此，UP信号由0变为1后，第一真单相时钟D触发器100不再对参考时钟做出响应。当反馈时钟由0变为1时，第二真单相时钟D触发器102所经历的信号变化和第一真单相时钟D触发器100在参考时钟由0变为1时所经历的变化一致，不同的是第二真单相时钟D触发器102的输出为DN信号。

4)当UP信号和DN信号均为1时，UPb信号和DNb信号均为0，或非门103产生的第一复位信号R1为1。当延迟控制信号为全0时，延迟模块中仅第N延迟单元300起作用，此时，第一复位信号R1经过第N延迟单元300中的两级与非门延迟后，传至第一真单相时钟D触发器100的复位端和第二真单相时钟D触发器102的复位端。此时，UP信号和DN信号被复位为0，UPb信号和DNb信号均为1，或非门103产生的第一复位信号R1由1变为0。第一复位信号R1经延迟模块后传至第一真单相时钟D触发器100和第二真单相时钟D触发器102，第一真单相时钟D触发器100和第二真单相时钟D触发器102的电路各节点的状态同使能信号由0变为1后的状态。

5)定义从参考时钟和反馈时钟同时由0变为1开始、到第二复位信号R2由0变为1再变为0截止的时间为盲区时间T_dead，盲区时间T_dead可以表示为：T_dead＝T_{tspc_2nd}+T₁₀₃+T_d+T_{tspc_1st}+T_{tspc_2nd}+T₁₀₃+T_d＝T_{tspc_1st}+2×(T_{tspc_2nd}+T₁₀₃+T_d)，其中，T_{tspc_1st}和T_{tspc_2nd}分别为第一真单相时钟D触发器100或者第二真单相时钟D触发器102的第一级支路和第二级支路的延迟，T₁₀₃为或非门103的延迟，T_d为延迟模块的延迟，当T_d为第N延迟单元300的延迟T₃₀₀(即两级门延迟)时，盲区时间T_dead最小，仅为9级门延迟，此时间内鉴频鉴相电路不响应参考时钟和反馈时钟。UP信号和DN信号的脉宽T_pulse可以表示为：T_pulse＝-T_{tspc_3rd}+T₁₀₃+T_d+T_{tspc_1st}+T_{tspc_2nd}+T_{tspc_3rd}＝T_{tspc_1st}+1×(T_{tspc_2nd}+T₁₀₃+T_d)，当T_d为第N延迟单元300的延迟T₃₀₀(即两级门延迟)时，脉宽T_pulse最短，为5级门延迟，因此，能够确保UP信号和DN信号有足够的脉宽。

6)为尽可能缩短盲区时间T_dead，当延迟控制信号为非全0时，延迟模块101对输入0或1信号的延迟时间不同。对0信号，延迟模块101的延迟时间为固定的两级门延时(即第N延迟单元300的延迟T₃₀₀)；对1信号，延迟模块101的延迟时间为第N延迟单元300的延迟T₃₀₀加上延迟控制信号使能的N-1个延迟单元301的延迟。

本发明实施例的延迟模块的结构简单，仅由相同的单元级联而成，同时各单元仅由级联的与非门构成；改变延迟控制信号时，仅改变第一复位信号R1由0至1改变时(即第一复位信号R1处于第一状态)的延时，而不改变第一复位信号R1由1至0改变时(即第一复位信号R1处于第二状态)的延时。由于第一复位信号R1由1至0改变时的延迟对应的是鉴频鉴相电路的盲区时间，因此，本发明实施例的延迟模块能够使得鉴频鉴相电路在延迟控制信号改变时，仍能保证盲区时间最小。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包括于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或多个(两个或两个以上)用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分。并且本申请的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(例如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。

应理解的是，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。上述实施例方法的全部或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本申请各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。上述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读存储介质中。该存储介质可以是只读存储器，磁盘或光盘等。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种鉴频鉴相电路，其特征在于，包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；所述第一真单相时钟D触发器的输入端用于接收参考时钟，所述第一真单相时钟D触发器的第一输出端用于输出UP信号，所述第一真单相时钟D触发器的第二输出端用于输出UPb信号；所述第二真单相时钟D触发器的输入端用于接收反馈时钟，所述第二真单相时钟D触发器的第一输出端用于输出DN信号，所述第二真单相时钟D触发器的第二输出端用于输出DNb信号；所述复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1；所述延迟模块用于将第一复位信号R1进行延迟，得到第二复位信号R2，并将第二复位信号R2分别输出至所述第一真单相时钟D触发器的复位端和所述第二真单相时钟D触发器的复位端；所述延迟模块还用于接收延迟控制信号，以及根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制；

所述第一真单相时钟D触发器包括触发模块，所述触发模块包括第一级支路、第二级支路和第三级支路；所述第一级支路包括PMOS管PM0、PMOS管PM1和NMOS管NM0，所述第二级支路包括PMOS管PM2、NMOS管NM2和NMOS管NM1，所述第三级支路包括PMOS管PM3和NMOS管NM3；

PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地；PM0的栅极连接所述第一真单相时钟D触发器的输入端，PM1的栅极和NM0的栅极连接所述真单相时钟D触发器的复位端；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及所述第一真单相时钟D触发器的第二输出端，PM3的漏极和NM3的漏极连接所述第一真单相时钟D触发器的的第一输出端。

2.如权利要求1所述的鉴频鉴相电路，其特征在于，所述第一真单相时钟D触发器还包括第一辅助电路和第二辅助电路；所述第一辅助电路用于防止所述触发模块的第二级支路产生漏电；所述第二辅助电路用于防止所述触发模块的第一级支路产生漏电。

3.如权利要求2所述的鉴频鉴相电路，其特征在于，所述第一辅助电路包括PMOS管PM4和PM5以及NMOS管NM4和NM5；PM4的源极用于连接电源，PM4的漏极连接PM5的源极，PM5的漏极连接NM5的漏极，NM5的源极连接NM4的漏极，NM4的源极用于接地；PM4的栅极用于接地，PM5的栅极和NM5的栅极连接所述第一真单相时钟D触发器的第一输出端，NM4的栅极用于连接电源，PM5的漏极和NM5的漏极连接所述第一真单相时钟D触发器的第二输出端。

4.如权利要求2所述的鉴频鉴相电路，其特征在于，所述第二辅助电路包括PMOS管PM6、PMOS管PM7、NMOS管NM7和NMOS管NM6以及PMOS管PM8和NMOS管NM8；PM6的源极用于连接电源，PM6的漏极连接PM7的源极，PM7的漏极连接NM7的漏极，NM7的源极连接NM6的漏极，NM6的源极用于接地；PM8的源极用于连接电源，PM8的漏极连接NM8的漏极，NM8的源极用于接地；PM6的栅极和NM6的栅极连接PM8的漏极和NM8的漏极，PM7的栅极连接PM1的栅极和NM0的栅极，NM7的栅极连接PM0的栅极，PM7的漏极和NM7的漏极连接PM1的漏极和NM0的漏极，PM8的栅极和NM8的栅极连接PM2的栅极和NM1的栅极。

5.如权利要求1至4中任一项所述的鉴频鉴相电路，其特征在于，所述延迟模块包括N个延迟单元，其中，N为自然数且N≥2；所述N个延迟单元分别为第一延迟单元至第N延迟单元；所述延迟模块还用于接收使能信号，并在使能信号的作用下正常工作，以及在延迟控制信号的作用下，调整所述N个延迟单元中用于延迟的延迟单元的个数。

6.如权利要求5所述的鉴频鉴相电路，其特征在于，所述延迟模块对延迟控制信号的响应方式包括：对输入的0信号，所述延迟模块的延迟时间为所述第N延迟单元的延时；对输入的1信号，所述延迟模块的延迟时间为所述N个延迟单元的延时。

7.如权利要求5所述的鉴频鉴相电路，其特征在于，在第一复位信号R1处于第一状态时，所述延迟模块在延迟控制信号的作用下，改变对第一复位信号R1的延时；在第一复位信号R1处于第二状态时，所述延迟模块不在延迟控制信号的作用下，改变对第一复位信号R1的延时。

8.如权利要求7所述的鉴频鉴相电路，其特征在于，在第一复位信号R1处于第二状态时，所述延迟模块的延迟时间为所述第N延迟单元的延时。

9.如权利要求5所述的鉴频鉴相电路，其特征在于，所述第一延迟单元至第N延迟单元依次连接，前一延迟单元的输出端连接后一延迟单元的第二输入端；所述N个延迟单元的第一输入端均连接所述延迟模块的第一输入端，用于接收第一复位信号R1；除所述第N延迟单元之外的剩余N-1个延迟单元的第三输入端均连接所述延迟模块的第三输入端，用于接收延迟控制信号；所述第N延迟单元的第三输入端连接所述延迟模块的第二输入端，用于接收使能信号，所述第N延迟单元的输出端连接所述延迟模块的输出端，用于输出第二复位信号R2；所述第一延迟单元的第二输入端用于连接电源。

10.如权利要求9所述的鉴频鉴相电路，其特征在于，每个所述延迟单元均包括第一与非门和第二与非门，所述第一与非门的第一输入端连接所述延迟单元的第一输入端，所述第一与非门的第二输入端连接所述延迟单元的第二输入端，所述第一与非门的输出端连接所述第二与非门的第一输入端，所述第二与非门的第二输入端连接所述延迟单元的第三输入端，所述第二与非门的输出端连接所述延迟单元的输出端。

11.如权利要求10所述的鉴频鉴相电路，其特征在于，所述复位信号产生模块为或非门；所述或非门的第一输入端用于接收UPb信号，所述或非门的第二输入端用于接收DNb信号，所述或非门的输出端用于输出第一复位信号R1。

12.一种锁相环，其特征在于，包括权利要求1至11中任一项所述的鉴频鉴相电路。