TW202127175A - 用於將非同步訊號轉換為同步訊號的同步電路以及疊接同步電路 - Google Patents

Abstract

本發明提供一種用於將一非同步訊號轉換為至少一同步訊號的同步電路以及疊接同步電路。該同步電路包含一訊號控制電路、一正反器電路、一時脈啟用電路以及一時脈控制電路。該正反器電路耦接至該訊號控制電路，該時脈啟用電路耦接至該訊號控制電路以及該正反器電路，以及該時脈控制電路耦接至該正反器電路以及該時脈啟用電路。該訊號控制電路以及該時脈控制電路能確保保持時間以及建立時間足夠，以容許該正反器電路不論該非同步訊號如何均輸出不具有毛刺的該同步訊號。

Description

用於將非同步訊號轉換為同步訊號的同步電路以及疊接同步電路

本發明係關於電子電路，尤指一種用於將一非同步訊號轉換為一同步訊號的同步電路以及疊接（cascaded）同步電路。

在某些積體電路（integrated circuit, IC）的設計中（例如用來控制記憶裝置之運作的控制器電路），非同步訊號在被傳送至對應的功能區塊前需被轉換為同步訊號。基於一參考時脈訊號，一同步電路可將一非同步訊號轉換為與該參考時脈訊號同步的一輸出訊號。然而，在實作上，該同步電路的輸出訊號在某些情況下可能會出現毛刺（glitch）。例如，當該非同步訊號的邊緣（edge）諸如上升邊緣或下降邊緣非常靠近該參考時脈訊號的觸發邊緣時，或者當該非同步訊號在該參考時脈訊號的觸發邊緣的時間點具有一窄脈波時，該同步電路的輸出訊號會因為該非同步訊號的狀態的不確定而受到影響，從而導致毛刺的產生。

因此，本發明之一目的在於提供一種用於將一非同步訊號轉換為一同步訊號的同步電路以及疊接（cascaded）同步電路，以確保能在不產生任何毛刺（glitch）的情況下妥善地產生該同步訊號。

本發明至少一實施例提供一種用於將一非同步訊號轉換為至少一同步訊號的同步電路，其中該同步電路可包含一訊號控制電路、一正反器（flip-flop）電路、一時脈啟用電路以及一時脈控制電路。該訊號控制電路係用來在該非同步訊號與該同步訊號之間的差異被偵測到時鎖存（latch）一內部輸入訊號的一邏輯值並且輸出該內部輸入訊號。該正反器電路耦接至該訊號控制電路，並且係用來在一正反器時脈訊號的一轉變邊緣（transition edge）的時間點依據該內部輸入訊號輸出該同步訊號。該時脈啟用電路耦接至該訊號控制電路以及該正反器電路，並且係用來在該同步訊號與該內部輸入訊號之間的差異被偵測到時啟用一內部時脈訊號。該時脈控制電路耦接至該正反器電路以及該時脈啟用電路，並且係用來因應該內部時脈訊號的一脈波寬度輸出該正反器時脈訊號。

本發明至少一實施例提供一種用於將一初始非同步訊號轉換為一最終同步訊號的疊接同步電路。該疊接同步電路可包含互相串連的一第一同步電路以及一第二同步電路，以及該第一同步電路以及該第二同步電路的每一同步電路係用來基於一主時脈訊號將一非同步訊號轉換為至少一同步訊號。尤其，該第一同步電路基於該主時脈訊號將該初始非同步訊號轉換為一暫時同步訊號，以及該第二同步電路基於該主時脈訊號將該暫時同步訊號轉換為該最終同步訊號。上述每一同步電路可包含一訊號控制電路、一正反器電路、一時脈啟用電路以及一時脈控制電路。該訊號控制電路係用來在該非同步訊號與該同步訊號之間的差異被偵測到時鎖存一內部輸入訊號的一邏輯值並且輸出該內部輸入訊號。該正反器電路耦接至該訊號控制電路，並且係用來在一正反器時脈訊號的一轉變邊緣的時間點依據該內部輸入訊號輸出該同步訊號。該時脈啟用電路耦接至該訊號控制電路以及該正反器電路，並且係用來在該同步訊號與該內部輸入訊號之間的差異被偵測到時啟用一內部時脈訊號。該時脈控制電路耦接至該正反器電路以及該時脈啟用電路，並且係用來因應該內部時脈訊號的一脈波寬度輸出該正反器時脈訊號。依據該疊接同步電路，不論該初始非同步訊號如何，該主時脈訊號與該最終同步訊號之間的相位關係是固定的。

本發明的同步電路提供了穩固的運作機制，不論非同步訊號如何，均能確保該同步電路產生的同步訊號不會有毛刺。另外，本發明另提供基於一同步電路的疊接架構，以確保同步訊號與目標時序（target timing）之間的相位關係是固定的。

第1圖為依據本發明一實施例之同步電路10的區塊示意圖，其中同步電路10係用來將一非同步訊號（諸如訊號CKE_AS）轉換為至少一同步訊號（例如一或多個同步訊號，其統稱為該同步訊號）。同步電路10可包含一訊號控制電路120、一正反器（flip-flop）電路140、一時脈啟用電路160以及一時脈控制電路180。正反器電路140耦接至訊號控制電路120，時脈啟用電路160耦接至訊號控制電路120以及正反器電路140，以及時脈控制電路180耦接至正反器電路140以及時脈啟用電路160。

在訊號控制電路120的運作中，訊號控制電路120可在該非同步訊號（例如訊號CKE_AS）與該同步訊號（例如該一或多個同步訊號中之任一者諸如訊號CKE_S）之間的差異被偵測到時鎖存（latch）一內部輸入訊號（諸如訊號CKE_I）的一邏輯值，並且輸出該內部輸入訊號。尤其，當訊號CKE_S具有一第一邏輯值時，因應訊號CKE_AS自該第一邏輯值變為一第二邏輯值，訊號控制電路120可鎖存訊號CKE_I的該邏輯值並且輸出具有該邏輯值的訊號CKE_I，其中訊號CKE_I的該邏輯值等於該第二邏輯值。例如，當訊號CKE_S的邏輯值為「0」且訊號CKE_AS的邏輯值自「0」變為「1」時，訊號控制電路120可將訊號CKE_I的邏輯值鎖存在「1」並且輸出訊號CKE_I。又例如，當訊號CKE_S的邏輯值為「1」且訊號CKE_AS的邏輯值自「1」變為「0」時，訊號控制電路120可將訊號CKE_I的邏輯值鎖存在「0」並且輸出訊號CKE_I。

在時脈啟用電路160的運作中，時脈啟用電路160可在訊號CKE_S與訊號CKE_I之間的差異被偵測到時啟用（enable）一內部時脈訊號（諸如訊號PDKb）。例如，若沒有偵測到訊號CKE_S與訊號CKE_I之間的差異，該內部時脈訊號可被禁用（disable）從而節省同步電路10的整體功耗。尤其，當訊號CKE_S與訊號CKE_I具有不同的邏輯值時，時脈啟用電路160可依據一主時脈訊號諸如訊號CLK輸出訊號PDKb；以及當訊號CKE_S與訊號CKE_I具有相同的邏輯值時，訊號CKE_I可具有一固定邏輯值。例如，當訊號CKE_S及訊號CKE_I的邏輯值分別為「0」及「1」（或分別為「1」及「0」）時，時脈啟用電路160可依據訊號CLK輸出訊號PDKb，即啟用訊號PDKb的狀態切換（toggling）。又例如，當訊號CKE_S及訊號CKE_I的邏輯值均為「0」（或均為「1」）時，時脈啟用電路160可將訊號PDKb的邏輯值固定在「1」，即禁用訊號PDKb的狀態切換。

在時脈控制電路180的運作中，時脈控制電路180可因應訊號PDKb的一脈波寬度輸出一正反器時脈訊號（諸如訊號DKb）。尤其，當訊號PDKb的該脈波寬度大於一預定寬度時，訊號DKb可具有大於一最小寬度的一脈波寬度；以及當訊號PDKb的該脈波寬度小於該預定寬度時，訊號DKb可具有一固定邏輯值。例如，當訊號PDKb的脈波寬度大於該預定寬度時，時脈控制電路180可控制訊號DKb以確保訊號DKb的脈波寬度大於該最小寬度。又例如，當訊號CKE_I及CKE_S的邏輯值變為不同（例如變為彼此相異的邏輯值）的時間點很靠近訊號CLK的一邊緣（edge）（例如一下降邊緣）時，訊號PDKb的脈波寬度可能會因此小於該預定寬度，而時脈控制電路180可將訊號DKb固定在「1」，即禁用訊號DKb的狀態切換。

在正反器電路140的運作中，正反器電路140可在訊號DKb的一轉變邊緣（transition edge）的時間點依據訊號CKE_I輸出該同步訊號（例如訊號CKE_S）。基於以上所述之訊號CKE_I及DKb的控制，可提供足夠的建立時間（setup time）以及保持時間（hold time），所以不論訊號CKE_AS如何，正反器電路140均能穩定地輸出訊號CKE_S而不帶有毛刺（glitch）。

第2圖為依據本發明一實施例之同步電路10的電路示意圖。需注意的是，標示有相同符號的端子可視為直接地互相連接，為簡明起見這些端子之間的連接線在此省略不顯示。

如第2圖所示，正反器140可包含一正反器邏輯電路142（標示為「FF」以求簡明）以及一或多個反向器諸如反向器144及146。在本實施例中，正反器邏輯電路142可包含複數個輸入端子（諸如端子D、K、Kb及PU）以及一輸出端子（諸如端子Q），其中端子D、K、Kb及PU係分別用來接收訊號CKE_I、DKb、DK及VPU，以及端子Q係用來傳送一訊號CKE_O至正反器144，其中訊號DK為訊號DKb的反向訊號。訊號VPU係用來提供初始值給同步電路10內的某些節點，且訊號VPU的邏輯值在同步電路10被上電（或啟用）時可自「0」改變為「1」。需注意的是，當訊號VPU的邏輯值為「0」時，不論訊號CKE_I、DKb及DK如何，正反器邏輯電路142可將訊號CKE_O固定在「0」（或「1」）；而當訊號VPU的邏輯值為「1」時，正反器邏輯電路142可在訊號DKb的上升邊緣依據訊號CKE_I輸出並更新訊號CKE_O；但本發明不限於此。另外，正反器144可產生訊號CKE_O的反向訊號（諸如訊號CKE_SB）並且傳送訊號CKE_SB至正反器146；以及正反器146可產生訊號CKE_SB的反向訊號諸如訊號CKE_S。

如第2圖所示，訊號控制電路120可包含一及（AND）邏輯電路121、一反及（NAND）邏輯電路122、一反或（NOR）邏輯電路123、一反或邏輯電路124以及一反向器125，其中訊號控制電路120可另包含一反及邏輯電路126以供上電控制之用。及邏輯電路121的一第一輸入端子以及一第二輸入端子係分別用來接收訊號CKE_AS及VPU。反及邏輯電路122的一輸出端子耦接至及邏輯電路121的一第三輸入端子，以及反及邏輯電路122的一第一輸入端子係用來接收訊號CKE_S。反或邏輯電路123的一第一輸入端子耦接至反及邏輯電路126的一輸出端子，其中反及邏輯電路126的一第一輸入端子以及一第二輸入端子係分別用來接收訊號CKE_SB及VPU。例如，當訊號VPU的邏輯值為「0」時，不論訊號CKE_SB如何，反及邏輯電路126可傳送邏輯值「1」至反或邏輯電路123。當訊號VPU的邏輯值為「1」時，反及邏輯電路126可充當一反向器來傳送訊號CKE_SB的反向訊號至反或邏輯電路123。因此，反或邏輯電路123的該第一輸入端子在同步電路10上電（或啟用）後係用來接收該同步訊號（例如訊號CKE_O及CKE_S的任一者）或其衍生物（derivative）（例如自反及邏輯電路126傳送的訊號）。反或邏輯電路124的一輸出端子耦接至反或邏輯電路123的一第二輸入端子以及反及邏輯電路122的一第二輸入端子，反或邏輯電路124的一第一輸入端子耦接至反或邏輯電路123的一輸出端子，以及反或邏輯電路124的一第二輸入端子耦接至及邏輯電路121的一輸出端子。反向器125的一輸入端子耦接至反或邏輯電路124的該輸出端子，以容許反向器125輸出訊號CKE_I。基於此架構，訊號控制電路120可偵測訊號CKE_AS相對於訊號CKE_S的變化（例如狀態轉變），並且鎖存訊號CKE_AS之改變後的邏輯值以提供足夠的建立時間以及保持時間給正反器140。

如第2圖所示，時脈啟用電路160可包含一互斥或（exclusive-OR, XOR）邏輯電路162以及一反及邏輯電路164。互斥或邏輯電路162的一第一輸入端子以及一第二輸入端子係分別用來接收該內部輸入訊號以及該同步訊號，以產生可指出訊號CKE_I與CKE_S的邏輯值是否不同的訊號ENDK。需注意的是，傳送至互斥或邏輯電路162以供偵測的同步訊號在某些實施例中可為訊號CKE_O，但本發明不限於此。反及邏輯電路164係用來輸出訊號PDKb，其中反及邏輯電路164的一第一輸入端子係用來接收訊號CLK，以及反及邏輯電路164的一第二輸入端子耦接至互斥或邏輯電路162的一輸出端子以接收訊號ENDK。

如第2圖所示，時脈控制電路180可包含反及邏輯電路181、184及185、以及反向器182、183及186。反及邏輯電路181的一第一輸入端子係用來接收訊號PDKb，其中反向器182的一輸入端子耦接至反及邏輯電路181的一輸出端子以輸出訊號DKb，以及反向器183的一輸入端子耦接至反向器182的一輸出端子以輸出訊號DK。反及邏輯電路185的一第一輸入端子以及一第二輸入端子系分別用來接收訊號DKb及VPU，以及反及邏輯電路185的一輸出端子耦接至反向器186的一輸入端子。反及邏輯電路184的一第一輸入端子耦接至反及邏輯電路181的該輸出端子，以及反及邏輯電路184的一輸出端子耦接至反及邏輯電路181的一第二輸入端子。須注意的是，當訊號VPU的邏輯狀態為「1」時，自反向器186輸出的訊號N1可等效於訊號DKb。因此，反及邏輯電路184的一第二輸入端子在同步電路10上電後係用來接收該正反器時脈訊號（例如訊號DKb）或其衍生物（例如訊號N1）。

針對時脈控制電路180，上述預定寬度以及最小寬度能藉由上述邏輯電路（諸如反向器182及186、以及反及邏輯電路185、181及184中之一或多者）來決定。在本實施例中，反向器182的比例參數小於反及邏輯電路184的比例參數，其中對於上述邏輯電路中之任一者，其比例參數（上述邏輯電路中之所述任一者的比例參數）表示其內的N型電晶體的通道寬度對通道長度比（width-to-length ratio）（其可稱為「(W / L)_N 」）與其內的P型電晶體的通道寬度對通道長度比（其可稱為「(W / L)_P 」）之間的比值。基於此架構，反向器182的下拉能力小於反及邏輯電路184的下拉能力。因此，當訊號PDKb的一下降邊緣被傳送至反及邏輯電路181並且從而上拉了訊號PDK，反及邏輯電路184輸出的訊號N2可早於反向器182輸出的訊號DKb被下拉。需注意的是，若訊號PDKb的低脈波寬度不夠寬而無法在訊號PDK再次被下拉前上拉訊號N2，訊號N2將不會被下拉，這表示訊號PDKb的轉變在此運作中是被忽略的；而若訊號PDKb的低脈波寬度足夠寬以下拉訊號N2，直到訊號N2再次被上拉（其需要被訊號N1觸發）後訊號PDK才會被下拉，使得訊號DKb的脈波寬度大於上述最小寬度，意即若訊號PDK的高脈波寬度足夠寬以下拉訊號N2，訊號DKb將具有對應於至少五個閘極（185-186-184-181-182）延遲時間的最小低脈波寬度，而若訊號PDK的高脈波寬度不夠寬而無法下拉訊號N2，訊號DKb將不會有低脈波的產生。

第3圖為依據本發明一實施例之同步電路10中的複數個訊號的時序圖。本實施例說明了四種狀況諸如狀況310、320、330及340。在狀況310中，訊號CKE_AS在訊號CLK為低（即具有邏輯值「0」）時轉為低（即其邏輯狀態自「1」改變為「0」）；在狀況320中，訊號CKE_AS在訊號CLK為低時轉為高（即其邏輯狀態自「0」改變為「1」）；在狀況330中，訊號CKE_AS在訊號CLK為高（即具有邏輯值「1」）時轉為低；在狀況340中，訊號CKE_AS在訊號CLK為高時轉為高。

請參考第3圖所示之狀況310以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點310a轉為低（在此刻訊號CKE_S為高）後，訊號CKE_I轉為低，以及訊號ENDK轉為高。在訊號CLK於一時間點310b轉為高後，訊號DKb轉為低。在訊號CLK於一時間點310c轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為低，以及訊號ENDK轉為低。

請參考第3圖所示之狀況320以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點320a轉為高（在此刻訊號CKE_S為低）後，訊號CKE_I轉為高，以及訊號ENDK轉為高。在訊號CLK於一時間點320b轉為高後，訊號DKb轉為低。在訊號CLK於一時間點320c轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為高，以及訊號ENDK轉為低。

請參考第3圖所示之狀況330以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點330a轉為低（在此刻訊號CKE_S為高）後，訊號CKE_I轉為低，訊號ENDK轉為高，以及訊號DKb轉為低。在訊號CLK於一時間點330b轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為低，以及訊號ENDK轉為低。

請參考第3圖所示之狀況340以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點340a轉為高（在此刻訊號CKE_S為低）後，訊號CKE_I轉為高，訊號ENDK轉為高，以及訊號DKb轉為低。在訊號CLK於一時間點340b轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為高，以及訊號ENDK轉為低。

第4圖為依據本發明另一實施例之同步電路10中的複數個訊號的時序圖。本實施例說明了四種狀況諸如狀況410、420、430及440。在狀況410及430中，訊號CKE_AS在訊號CLK為高時轉為低；而在狀況420及440中，訊號CKE_AS在訊號CLK為高時轉為高；其中需注意的是，訊號CKE_AS的轉變邊緣在這些狀況中皆分別與訊號CLK的下降緣靠近，如第4圖所示。

請參考第4圖所示之狀況410以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點410a轉變為低（此刻訊號CKE_S為高且訊號CLK為高）後，訊號CKE_I轉為低，訊號ENDK轉為高，以及訊號PDKb及DKb轉為低。在訊號CLK於一時間點410b轉為低後，訊號PDKb回到高，其中訊號PDK的高脈波（例如邏輯值「1」的脈波）足夠寬以下拉訊號N2並且相較於訊號PDKb的低脈波（例如邏輯值「0」的脈波）能被進一步拉寬。尤其，在因應訊號PDK轉為高而使訊號N2轉為低後，訊號PDK不會因應訊號PDKb轉為高而立即轉為低，直到訊號N2透過反向器182、反及邏輯電路185、反向器186、反及邏輯電路184以及反及邏輯電路181的訊號路徑再次被上拉為止，從而拉寬了訊號PDK的高脈波（或訊號DKb的低脈波）。之後，訊號CKE_O及CKE_S轉為低，以及訊號ENDK轉為低。

請參考第4圖所示之狀況420以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點420a轉為高（此刻訊號CKE_S為低且訊號CLK為高）後，訊號CKE_I轉為高，訊號ENDK轉為高，以及訊號PDKb及DKb轉為低。在訊號CLK於一時間點420b轉為低後，訊號PDKb回到高，其中訊號PDK的高脈波相較於訊號PDKb的低脈波能被進一步拉寬，以及與狀況410類似之某些細節內容為簡明起見在此不重複贅述。之後，訊號CKE_O及CKE_S轉為高，以及訊號ENDK轉為低。

請參考第4圖所示之狀況430以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點430a轉為低（此刻訊號CKE_S為高且訊號CLK為高）後，訊號CKE_I轉為低，訊號ENDK轉為高，以及訊號PDKb轉為低。在訊號CLK於一時間點430b轉為低後，訊號PDKb轉為高，但訊號PDK的高脈波過窄而無法下拉訊號N2（以及訊號DKb），所以訊號DKb被維持在其原來的邏輯狀態並且正反器邏輯電路142將不會被觸發。在訊號CLK於一時間點430c轉為高後，訊號DKb轉為低。在訊號CLK於一時間點430d轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為低，以及訊號ENDK轉為低。

請參考第4圖所示之狀況440以及第2圖所示之同步電路10。在訊號CKE_AS於一時間點440a轉為高（此刻訊號CKE_S為低且訊號CLK為高）後，訊號CKE_I轉為高，訊號ENDK轉為高，以及訊號PDKb轉為低。在訊號CLK於一時間點440b轉為低後，訊號PDKb轉為高，但訊號PDK的高脈波過窄而無法下拉訊號N2（以及訊號DKb），所以訊號DKb被維持在其原來的邏輯狀態並且正反器邏輯電路142將不會被觸發。在訊號CLK於一時間點440c轉為高後，訊號DKb轉為低。在訊號CLK於一時間點440d轉為低後，訊號DKb轉為高，訊號CKE_O及CKE_S轉為高，以及訊號ENDK轉為低。

如第4圖所示，上述拉寬訊號PDK的高脈波（以及訊號DKb的低脈波）的機制可能造成在訊號CLK的下降邊緣（該同步訊號的目標時序）與該同步訊號（諸如訊號CKE_O及CKE_S）的轉變邊緣之間有額外的延遲。在某些實施例中，兩個相同的同步電路可互相串連來避免上述延遲問題，如第5圖所示，其中第5圖為依據本發明一實施例之疊接（cascaded）同步電路50的示意圖。如第5圖所示，疊接同步電路50可將一初始非同步訊號（例如訊號CKE_AS_INITIAL）轉換為一最終同步訊號（例如訊號CKE_S_FINAL）。疊接同步電路50可包含互相串連的一第一同步電路（例如同步電路51）以及一第二同步電路（例如同步電路52），而同步電路51及52的每一者可基於一主時脈訊號（例如訊號CLK）將一非同步訊號轉換為至少一同步訊號。在本實施例中，同步電路51可基於訊號CLK將該初始非同步訊號（例如訊號CKE_AS_INITIAL）轉換為一暫時同步訊號（例如訊號CKE_S_TEMP），以及同步電路52可基於訊號CLK將該暫時同步訊號（例如訊號CKE_S_TEMP）轉換為該最終同步訊號（例如訊號CKE_S_FINAL）。另外，同步電路51及52的每一者可依據第1圖及第2圖所示之同步電路10來實施。為便於理解，在單一的同步電路（例如同步電路51及52的每一者）中之用來接收一非同步訊號（諸如訊號CKE_AS）、一參考時脈訊號（諸如訊號CLK）以及一上電控制訊號（諸如訊號VPU）的輸入端子在第5圖中分別標示為「AS」、「RCLK」以及「PU」，以及用來輸出一同步訊號（諸如訊號CKE_O及CKE_S中之任一者）的一輸出端子在第5圖中標示為「S」。

為便於理解，請連同第2圖及第5圖參考第6圖，其中第6圖為依據本發明一實施例之疊接同步電路50中的複數個訊號的時序圖。在本實施例中，同步電路51（第一級）中之訊號CLK、CKE_AS、CKE_I、CKE_S、ENDK、PDKb及DKb可分別由訊號CLK、CKE_AS_INITIAL、CKE_I1、CKE_S_TEMP、ENDK1、PDKb1及DKb1來表示，而同步電路52（第二級）中之訊號CLK、CKE_AS、CKE_I、CKE_S、ENDK、PDKb及DKb可分別由訊號CLK、CKE_S_TEMP、CKE_I2、CKE_S_FINAL、ENDK2、PDKb2及DKb2來表示。

針對該第一級（同步電路51），請參考狀況610及620。在狀況610中，在訊號CKE_AS_INITIAL於一時間點610a轉為低（此刻訊號CKE_S_TEMP為高且訊號CLK為高）後，訊號CKE_I1轉為低，訊號ENDK1轉為高，以及訊號PDKb1及DKb1轉為低。在訊號CLK於一時間點610b轉為低後，訊號PDKb1回到高，其中同步電路51中之訊號PDK的高脈波（例如邏輯值「1」的脈波）足夠寬以下拉同步電路51中之訊號N2並且相較於訊號PDKb1的低脈波（例如邏輯值「0」的脈波）能被進一步拉寬。尤其，在因應訊號PDK轉為高而使同步電路51中之訊號N2轉為低後，同步電路51中之訊號PDK不會因應訊號PDKb1轉為高而立即轉為低，直到同步電路51中之訊號N2透過同步電路51中之反向器182、反及邏輯電路185、反向器186、反及邏輯電路184以及反及邏輯電路181的訊號路徑再次被上拉為止，從而拉寬了同步電路51中之訊號PDK的高脈波（或訊號DKb1的低脈波）。之後，在一時間點610c，訊號CKE_S_TEMP轉為低並且訊號ENDK1轉為低。

在狀況620中，在訊號CKE_AS_INITIAL於一時間點620a轉為高（此刻訊號CKE_S_TEMP為低且訊號CLK為高）後，訊號CKE_I1轉為高，訊號ENDK1轉為高，以及訊號PDKb1及DKb1轉為低。在訊號CLK於一時間點620b轉為低後，訊號PDKb1回到高，其中同步電路51中之訊號PDK的高脈波相較於訊號PDKb1的低脈波能被拉寬，以及與狀況610類似之某些細節內容為簡明起見在此不重複贅述。之後，在一時間點620c，訊號CKE_S_TEMP轉為高並且訊號ENDK1轉為低。

針對該第二級（同步電路52），請參考狀況630及640。在狀況630中，在訊號CKE_S_TEMP於時間點610c轉為低（此刻訊號CKE_S_FINAL為高且訊號CLK為低）後，訊號CKE_I2轉為低，以及訊號ENDK2轉為高。在訊號CLK於一時間點630a轉為高後，訊號PDKb2轉為低，以及訊號DKb2轉為低。在訊號CLK於一時間點630b轉為低後，訊號DKb2轉為高，而在一時間點630c，訊號CKE_S_FINAL轉為低並且訊號ENDK2轉為低。

在狀況640中，在訊號CKE_S_TEMP於時間點620c轉為高（此刻訊號CKE_S_FINAL為低且訊號CLK為低）後，訊號CKE_I2轉為高，以及訊號ENDK2轉為高。在訊號CLK於一時間點640a轉為高後，訊號PDKb2轉為低，以及訊號DKb2轉為低。在訊號CLK於一時間點640b轉為低後，訊號DKb2轉為高，而在一時間點640c，訊號CKE_S_FINAL轉為高並且訊號ENDK2轉為低。

針對第6圖所示之狀況610及620（類似於狀況410及420），訊號DKb1的低脈波被拉寬，從而造成在訊號CLK的下降邊緣（分別對應於時間點610b及620b之該同步訊號的目標時序）與訊號CKE_S_TEMP的轉變邊緣（分別對應於時間點610c及620c）之間有額外的延遲。接著，同步電路52可基於訊號CLK同步化訊號CKE_S_TEMP。請注意，同步電路51已將訊號CKE_S_TEMP的轉變邊緣配置為稍微在訊號CLK的下降邊緣的之後，所以該同步訊號的目標時序（例如訊號CKE_S_FINAL）可為訊號CLK的下個下降邊緣（分別對應於時間點630a及640a）。針對第6圖所示之狀況630及640，於時間點610c與630b（或時間點620c與640b）之間的時間差是足夠的（時間差足夠長的或脈波寬度足夠寬的），所以上述拉寬該正反器時脈訊號（例如第2圖所示之訊號DKb）的低脈波的機制將不會被啟動／激活（activate）。因此，訊號DKb2的低脈波的上升邊緣可由訊號CLK（或訊號CKE_I2）來決定，而不會由反向器182、反及邏輯電路185、反向器186、反及邏輯電路184以及反及邏輯電路181的訊號路徑來決定，所以相較於使用單一級電路（例如僅使用同步電路51），於訊號CLK的下降邊緣（分別對應於時間點630b及640b之該同步訊號的目標時序）與訊號CKE_S_FINAL的轉變邊緣（分別對應於時間點630c及640c）之間的延遲能被減少且固定。

依據第5圖所示之疊接同步電路50的架構，不論該初始非同步訊號（例如訊號CKE_AS_INITIAL）如何，於該主時脈訊號（例如訊號CLK）與該最終同步訊號（例如訊號CKE_S_FINAL）之間的相位關係均是固定的。例如，不論該初始非同步訊號如何，該最終同步訊號的每一轉變相對於該主時脈訊號之對應的下降邊緣均不會有額外的延遲。又例如，不論該初始非同步訊號如何，該最終同步訊號的每一轉變相對於該主時脈訊號之對應的下降邊緣均具有固定的延遲。因此，疊接同步電路50相較於單一的同步電路（例如同步電路10）能進一步地提升效能。

需注意的是，同步電路10（或同步訊號51及52）中之一或多個訊號可被視為等效的，例如訊號CKE_O及CKE_S，所以用來傳送這些等效訊號之於某些節點之間的一或多個連接在不影響同步電路10（或同步電路51及52）的整體運作或較不容易影響整體運作的情況下可予以調整，但本發明不限於此。另外，提供初始值給同步電路10（或同步電路51及52）中之某些節點的實施方式不限於第2圖所示之實施方式。另外，以上實施例提供了下降邊緣觸發同步電路（例如產生的同步訊號是與該參考時脈訊號的下降邊緣對齊），但本發明不限於此。本領域中具有通常知識者能藉由修改同步電路10及50中之任一者內的一或多個邏輯電路來實施，例如修改正反器電路140（或時脈啟用電路160）或其內的正反器邏輯電路142，而相關細節在此不贅述以求簡明。

總結來說，本發明的同步電路能分別產生足夠的保持時間以及建立時間以供訊號同步之用，且亦提供一省電機制。因此，不論非同步訊號如何，該同步電路均能在不大幅增加整體成本的情況下確保該同步電路產生的同步訊號沒有毛刺產生。另外，本發明另提供基於本發明的同步電路的疊接架構，以確保於該同步訊號（例如該最終同步訊號）與目標時脈（例如該主時脈訊號CLK）之間的相位關係是固定的。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10,51,52:同步電路 120:訊號控制電路 121:及邏輯電路 122,126,164,181,184,185:反及邏輯電路 123,124:反或邏輯電路 125,144,146,182,183,186:反向器 140:正反器電路 142:正反器邏輯電路 160:時脈啟用電路 162:互斥或邏輯電路 180:時脈控制電路 50:疊接同步電路 CLK,VPU,CKE_AS,CKE_I,CKE_SB,CKE_S,CKE_O,PDK,PDKb,DK,DKb,ENDK,N1,N2,CKE_AS_INITIAL,CKE_S_TEMP,CKE_S_FINAL,CKE_I1,ENDK1,PDKb1,DKb1,CKE_I2,ENDK2,PDKb2,DKb2:訊號 310,320,330,340,410,420,430,440,610,620,630,640:狀況 310a,310b,310c,320a,320b,320c,330a,330b,340a,340b,410a,410b,420a,420b,430a,430b,430c,430d,440a,440b,440c,440d,610a,610b,610c,620a,620b,620c,630a,630b,630c,640a,640b,640c:時間點

第1圖為依據本發明一實施例之一同步電路的區塊示意圖。 第2圖為依據本發明一實施例之第1圖所示之同步電路的電路示意圖。 第3圖為依據本發明一實施例之第2圖所示之同步電路中的複數個訊號的時序圖。 第4圖為依據本發明另一實施例之第2圖所示之同步電路中的複數個訊號的時序圖。 第5圖為依據本發明一實施例之一疊接同步電路的示意圖。 第6圖為依據本發明一實施例之第5圖所示之疊接同步電路中的複數個訊號的時序圖。

10:同步電路

120:訊號控制電路

140:正反器電路

160:時脈啟用電路

180:時脈控制電路

CKE_AS,CLK,CKE_S,

CKE_I,PDKb,DKb:訊號

Claims (16)

1. 一種用於將一非同步訊號轉換為至少一同步訊號的同步電路，包含： 一訊號控制電路，用來在該非同步訊號與該同步訊號之間的差異被偵測到時鎖存（latch）一內部輸入訊號的一邏輯值並且輸出該內部輸入訊號； 一正反器（flip-flop）電路，耦接至該訊號控制電路，用來在一正反器時脈訊號的一轉變邊緣（transition edge）的時間點依據該內部輸入訊號輸出該同步訊號； 一時脈啟用電路，耦接至該訊號控制電路以及該正反器電路，用來在該同步訊號與該內部輸入訊號之間的差異被偵測到時啟用一內部時脈訊號；以及 一時脈控制電路，耦接至該正反器電路以及該時脈啟用電路，用來因應該內部時脈訊號的一脈波寬度輸出該正反器時脈訊號。
2. 如申請專利範圍第1項所述之同步電路，其中當該同步訊號具有一第一邏輯值時，因應該非同步訊號自該第一邏輯值變為一第二邏輯值，該訊號控制電路鎖存該內部輸入訊號的該邏輯值並且輸出具有該邏輯值的該內部輸入訊號，其中該內部輸入訊號的該邏輯值等於該第二邏輯值。
3. 如申請專利範圍第2項所述之同步電路，其中該訊號控制電路包含： 一及（AND）邏輯電路，其中該及邏輯電路的一第一輸入端子係用來接收該非同步訊號； 一反及（NAND）邏輯電路，其中該反及邏輯電路的一輸出端子耦接至該及邏輯電路的一第二輸入端子，以及該反及邏輯電路的一第一輸入端子係用來接收該同步訊號； 一第一反或（NOR）邏輯電路，其中該第一反或邏輯電路的一第一輸入端子在該同步電路上電後係用來接收該同步訊號或其衍生物（derivative）； 一第二反或邏輯電路，其中該第二反或邏輯電路的一輸出端子耦接至該第一反或邏輯電路的一第二輸入端子以及該反及邏輯電路的一第二輸入端子，該第二反或邏輯電路的一第一輸入端子耦接至該第一反或邏輯電路的一輸出端子，以及該第二反或邏輯電路的一第二輸入端子耦接至該及邏輯電路的一輸出端子；以及 一反向器，耦接至該第二反或邏輯電路的該輸出端子，用來輸出該內部輸入訊號。
4. 如申請專利範圍第1項所述之同步電路，其中當該同步訊號與該內部輸入訊號具有不同的邏輯值時，該時脈啟用電路依據一主時脈訊號輸出該內部時脈訊號；以及當該同步訊號與該內部輸入訊號具有相同的邏輯值時，該內部時脈訊號具有一固定邏輯值。
5. 如申請專利範圍第4項所述之同步電路，其中該時脈啟用電路包含： 一互斥或（exclusive-OR, XOR）邏輯電路，其中該互斥或邏輯電路的一第一輸入端子以及一第二輸入端子係分別用來接收該內部輸入訊號以及該同步訊號；以及 一反及邏輯電路，用來輸出該內部時脈訊號，其中該反及邏輯電路的一第一輸入端子係用來接收該主時脈訊號，以及該反及邏輯電路的一第二輸入端子耦接至該互斥或邏輯電路的一輸出端子。
6. 如申請專利範圍第1項所述之同步電路，其中當該內部時脈訊號的該脈波寬度大於一預定寬度時，該正反器時脈訊號具有大於一最小寬度的一脈波寬度，以及當該內部時脈訊號的該脈波寬度小於該預定寬度時，該正反器時脈訊號具有一固定邏輯值。
7. 如申請專利範圍第6項所述之同步電路，其中該時脈控制電路包含： 一第一反及邏輯電路，其中該第一反及邏輯電路的一第一輸入端子係用來接收該內部時脈訊號； 一反向器，用來輸出該反向器時脈訊號，其中該反向器的一輸入端子耦接至該第一反及邏輯電路的一輸出端子；以及 一第二反及邏輯電路，其中該第二反及邏輯電路的一第一輸入端子耦接至該第一反及邏輯電路的該輸出端子，該第二反及邏輯電路的一輸出端子耦接至該第一反及邏輯電路的一第二輸入端子，以及該第二反及邏輯電路的一第二輸入端子在該同步電路上電後係用來接收該正反器時脈訊號或其衍生物（derivative）。
8. 如申請專利範圍第7項所述之同步電路，其中該反向器的比例參數小於該第二反及邏輯電路的比例參數，其中對於該反向器以及該第二反及邏輯電路中之任一者，其比例參數表示其內的N型電晶體的通道寬度對通道長度比（width-to-length ratio）與其內的P型電晶體的通道寬度對通道長度比之間的比值。
9. 一種用於將一初始非同步訊號轉換為一最終同步訊號的疊接（cascaded）同步電路，該疊接同步電路包含互相串連的一第一同步電路以及一第二同步電路，該第一同步電路以及該第二同步電路的每一同步電路係用來基於一主時脈訊號將一非同步訊號轉換為至少一同步訊號，其中該第一同步電路基於該主時脈訊號將該初始非同步訊號轉換為一暫時同步訊號，該第二同步電路基於該主時脈訊號將該暫時同步訊號轉換為該最終同步訊號，以及所述每一同步電路包含： 一訊號控制電路，用來在該非同步訊號與該同步訊號之間的差異被偵測到時鎖存（latch）一內部輸入訊號的一邏輯值並且輸出該內部輸入訊號； 一正反器（flip-flop）電路，耦接至該訊號控制電路，用來在一正反器時脈訊號的一轉變邊緣（transition edge）的時間點依據該內部輸入訊號輸出該同步訊號； 一時脈啟用電路，耦接至該訊號控制電路以及該正反器電路，用來在該同步訊號與該內部輸入訊號之間的差異被偵測到時啟用一內部時脈訊號；以及 一時脈控制電路，耦接至該正反器電路以及該時脈啟用電路，用來因應該內部時脈訊號的一脈波寬度輸出該正反器時脈訊號； 其中不論該初始非同步訊號為何，該主時脈訊號與該最終同步訊號之間的相位關係是固定的。
10. 如申請專利範圍第9項所述之疊接同步電路，其中當該同步訊號具有一第一邏輯值時，因應該非同步訊號自該第一邏輯值變為一第二邏輯值，該訊號控制電路鎖存該內部輸入訊號的該邏輯值並且輸出具有該邏輯值的該內部輸入訊號，其中該內部輸入訊號的該邏輯值等於該第二邏輯值。
11. 如申請專利範圍第10項所述之疊接同步電路，其中該訊號控制電路包含： 一及（AND）邏輯電路，其中該及邏輯電路的一第一輸入端子係用來接收該非同步訊號； 一反及（NAND）邏輯電路，其中該反及邏輯電路的一輸出端子耦接至該及邏輯電路的一第二輸入端子，以及該反及邏輯電路的一第一輸入端子係用來接收該同步訊號； 一第一反或（NOR）邏輯電路，其中該第一反或邏輯電路的一第一輸入端子在該同步電路上電後係用來接收該同步訊號或其衍生物（derivative）； 一第二反或邏輯電路，其中該第二反或邏輯電路的一輸出端子耦接至該第一反或邏輯電路的一第二輸入端子以及該反及邏輯電路的一第二輸入端子，該第二反或邏輯電路的一第一輸入端子耦接至該第一反或邏輯電路的一輸出端子，以及該第二反或邏輯電路的一第二輸入端子耦接至該及邏輯電路的一輸出端子；以及 一反向器，耦接至該第二反或邏輯電路的該輸出端子，用來輸出該內部輸入訊號。
12. 如申請專利範圍第9項所述之疊接同步電路，其中當該同步訊號與該內部輸入訊號具有不同的邏輯值時，該時脈啟用電路依據該主時脈訊號輸出該內部時脈訊號；以及當該同步訊號與該內部輸入訊號具有相同的邏輯值時，該內部時脈訊號具有一固定邏輯值。
13. 如申請專利範圍第12項所述之疊接同步電路，其中該時脈啟用電路包含： 一互斥或（exclusive-OR, XOR）邏輯電路，其中該互斥或邏輯電路的一第一輸入端子以及一第二輸入端子係分別用來接收該內部輸入訊號以及該同步訊號；以及 一反及邏輯電路，用來輸出該內部時脈訊號，其中該反及邏輯電路的一第一輸入端子係用來接收該主時脈訊號，以及該反及邏輯電路的一第二輸入端子耦接至該互斥或邏輯電路的一輸出端子。
14. 如申請專利範圍第9項所述之疊接同步電路，其中當該內部時脈訊號的該脈波寬度大於一預定寬度時，該正反器時脈訊號具有大於一最小寬度的一脈波寬度，以及當該內部時脈訊號的該脈波寬度小於該預定寬度時，該正反器時脈訊號具有一固定邏輯值。
15. 如申請專利範圍第14項所述之疊接同步電路，其中該時脈控制電路包含： 一第一反及邏輯電路，其中該第一反及邏輯電路的一第一輸入端子係用來接收該內部時脈訊號； 一反向器，用來輸出該反向器時脈訊號，其中該反向器的一輸入端子耦接至該第一反及邏輯電路的一輸出端子；以及 一第二反及邏輯電路，其中該第二反及邏輯電路的一第一輸入端子耦接至該第一反及邏輯電路的該輸出端子，該第二反及邏輯電路的一輸出端子耦接至該第一反及邏輯電路的一第二輸入端子，以及該第二反及邏輯電路的一第二輸入端子在該同步電路上電後係用來接收該正反器時脈訊號或其衍生物（derivative）。
16. 如申請專利範圍第15項所述之疊接同步電路，其中該反向器的比例參數小於該第二反及邏輯電路的比例參數，其中對於該反向器以及該第二反及邏輯電路中之任一者，其比例參數表示其內的N型電晶體的通道寬度對通道長度比（width-to-length ratio）與其內的P型電晶體的通道寬度對通道長度比之間的比值。

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