JP4943077B2 - フェーズ・ロックド・ループのための改良されたロック検出回路 - Google Patents

Description

本発明は、一般に、周期信号のアライメントに関し、より詳細には、フェーズ・ロックド・ループ、ディレー・ロックド・ループ、クロック、及びデータ回復回路等により与えられるアライメントされた又はロックされた信号のロック検出に関する。

米国政府は、防衛脅威削減機関により与えられた契約Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８及び交付Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８−０００１に関連した本発明の或る一定の権利を取得している。

フェーズ・ロックド・ループ（「ＰＬＬ」）は、アナログ電気システム及び通信システムにおいて広範囲に用いられてきた。益々厳しいタイミング制約で動作する今日の高性能のシステムにおいて、ＰＬＬは、より一般的なデジタル電子回路に導入されつつある。例えば、様々な回路応用に用いられる特定用途向け集積回路（「ＡＳＩＣ」）は、通常、クロック信号分配用のオンチップＰＬＬを含む。

ＰＬＬがクロック分配にもたらす重要な利点は、位相／遅延補償、周波数逓倍及びデューティ・サイクル補正である。ＰＬＬは、１つの周期信号又はクロックを、基準クロックの周波数倍数に対して位相合わせすることを可能にする。名前が示すように、ＰＬＬの出力は、入来する基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期出力信号を発生する。出力ＰＬＬ信号が基準信号を追跡しているとき、ＰＬＬは「ロックされている」と言われる。

しかしながら、ＰＬＬは、ホールドイン又はロック・レンジと呼ばれる或る限定された周波数範囲又は周波数シフトにわたってのみロック状態を維持する。ＰＬＬは、基準周波数がゆっくり変化する場合には、一般に、その基準信号をそのロック・レンジにわたり追跡する。この最大の「ロックド・スイープ・レート」は、ＰＬＬがロック状態を維持する基準周波数の最大変化率である。周波数がこのロックド・スイープ・レートより速く変わる場合、ＰＬＬは、ロック状態から外れる。

他の要因も、予期せずに突然起こり得るロックの喪失の原因になり得る。例えば、粒子放射（航空宇宙応用では珍しくない）により引き起こされる単一事象過渡は、ＰＬＬ回路を妨害し、ロックの喪失を引き起こし得る。宇宙応用、兵器応用、又は航空応用で用いられる集積回路は、そのような荷電粒子放射に暴露される可能性が高い。固体集積回路は、単一の荷電粒子により引き起こされる障害の影響を受けやすい。粒子に誘発された回路の障害はランダムであり、これを一般に単一事象効果（ＳＥＥ）と呼ぶ。ＳＥＥは、多くの形態を呈する。粒子の衝突により、格納されたデータのビット・フリップ（ｂｉｔ ｆｌｉｐ）や、格納されたデータの他の形の破損をもたらす場合、これは、単一事象反転（ＳＥＵ）又はソフトウエア・エラーとして知られている。粒子により、論理回路のノード上に過渡的電圧障害を引き起こす場合、これは、単一事象過渡状態（ＳＥＴ）として知られている。ノードがクロック回路網にある場合、回路ノード上の一時的な電圧障害は、システムの一部で偽クロック・パルスを発生する。ロックの喪失は、検出されない場合には、回路動作を混乱させ、それに干渉し得る。

ロックの喪失を検出するために、ロック検出器が用いられる。ロック検出器は、典型的には、基準クロック及びＰＬＬ出力の２つの信号の周波数を比較するために、それら２つの信号を監視する。周波数が一致している場合、ＰＬＬは、ロックされていると判断される。不都合にも、従来のロック検出回路は幾つかの欠点を有する。１つの欠点は、典型的なロック検出回路は基準クロックが破壊されたことを示さないことである。基準クロックは、例えば、ＳＥＵにより、多数のサイクルの間破壊されることがある。しかしながら、従来のロック検出スキームは、基準クロックの過渡的（瞬間的）喪失を検出しない。ほんの数サイクルに対して生じる破壊は、ロック検出器に、クロックが破壊されたことを検出するための十分な時間を与えないことがあり得る。場合によっては、このような遅い応答は、ロック検出信号の雑音又は「ジッタ」を減少させるため用いられるロック検出器内のフィルタに起因することがあり得る。

フィルタリング技術の使用は、安定したロック検出出力を生成するのに有効であるが、フィルタリングされた信号は、ロック検出信号応答時間を増大させる。例えば、ＳＥＴが発生する場合、基準クロックは、ほんの数クロック・サイクルだけ破壊される。数サイクルの場合には、基準クロックが回復してフィルタが電荷を再び蓄積し始める前に、ほんの少しの電荷量のみがロック検出器内のフィルタから放電される。ＳＥＴ、又は他の過渡的事象は、それが実際に出現するにも拘わらず、検出されない。

その上、一部のロック検出回路は、特にロック検出回路がＰＬＬの導出したクロックを評価し、基準クロックを評価しない論理を採用する場合には、基準クロックの過渡的喪失、更には基準クロックの全体喪失を検出しないであろう。この場合、ロック検出信号は、ＰＬＬクロックさえ発生されないときのロック状態に対応するであろう。或る場合には、基準クロックを喪失するロック検出回路は、ＰＬＬクロック出力の生成を継続する。ＰＬＬ内の電圧制御発振器（ＶＣＯ）が、ＰＬＬクロック出力を用いる回路の動作範囲外にある低い又は高い周波数に留められるまで、クロック出力は周波数を増加又は低減することを継続する。ＰＬＬクロック出力が正常な動作範囲外にずれた場合、ＰＬＬクロック出力を用いる回路で望ましくない結果が起こり得る。

更に、従来のロック検出回路の別の欠点は、小さい偏差の位相のミスアライメント（ｍｉｓａｌｉｇｎｍｅｎｔ）を識別できないことである。典型的には、ロック検出器は、位相のミスアライメントが６０度以上のオーダに近づくまで識別することができない。位相同期を必要とする集積回路応用にとって、位相アライメントを検出しないことは好ましくないことである。

全体的に、上記で説明したように、従来のロック検出器は、３つの主要な部分で欠点を有する。即ち、ロック信号の高速な喪失及び回復、基準クロックの喪失、位相誤差に関して、対処していない。ＰＬＬにおけるこれらの要因を考慮していないと、集積回路デバイスでエラーを引き起こす。例えば、ＰＬＬで発生されたクロック・サイクルにおけるＳＥＵ障害は、ＡＳＩＣ内のタイミング・セルにエラー状態を引き起こす。ＡＳＩＣは正常に機能せず、ＡＳＩＣ自体をリセットしなければ、そのエラーの原因は修正されない。ＡＳＩＣ全体のリセットを実行することは、上記で特定した応用（例えば、宇宙応用、兵器応用、又は航空応用）で用いられるシステムを含む、ＡＳＩＣに依拠するシステムに対して、好ましいことではない。しかしながら、ＰＬＬで発生されたクロック・サイクルがＳＥＴ又はＳＥＵエラーを検出するように設計された場合、ロック検出回路からのフィードバック信号は、ＡＳＩＣ内のタイミング・デバイスをリセットし、ＡＳＩＣ全体をリセットすることを回避することができる。従って、ＡＳＩＣは、所望の要領での動作を継続することができ、それにより、ＡＳＩＣに依拠する応用に対する好ましくない衝撃を回避することができる。従って、改良されたＰＬＬロック検出器に対する必要性が存在する。

フェーズ・ロックド・ループ（ＰＬＬ）のロック状態を判定する改良されたシステム及び方法が提供される。ロック検出回路は、高速ロック検出信号を発生するロック高速喪失の検出回路を含む。この信号を用いて、例えば、単一事象過渡（ＳＥＴ）や単一事象反転（ＳＥＵ）のような単一事象効果（ＳＥＥ）を判定する。ロック検出回路はまた、信号の位相不一致を正確に検出するコンポーネントを含む。位相誤差を表す位相検出信号が発生される。上記の信号に加えて、拡張されたロック検出信号も発生される。拡張ロック検出信号は、定常状態のロック条件にあることを表す。一例では、全てのロック検出の特徴が組み合わされて、増強されたロック検出信号を形成する。全てのロック検出信号は、ロック条件又はロック状態を決定するために用いられる。他の例では、ロック検出の特徴のうちの限定された組の特徴が、ロック状態を決定するために選択される。

別の例では、基準クロック検出信号は、基準クロックをワン・ショット（又は「ホールド」回路及び「リセット」回路）及びフィルタへ通信することにより、発生される。基準クロック信号が喪失されると、上記の回路の出力はローになる。基準クロック検出信号はまた、例えば、高速ロック検出信号や拡張ロック検出信号のような他の信号との論理演算にかけられて、組み合わされたロック検出信号が生成される。

これら並びに他の態様及び利点は、適宜添付図面を参照して以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は、単なる例示であり、特許請求の範囲を限定することを意図しないことが理解されるであろう。

現在好適な例が添付の図面と共に以下で説明されおり、様々な図面において、類似の参照番号は類似のエレメントを指す。

上記で提示されたように、ＰＬＬに用いられる増強されたロック検出回路に対する必要性が存在する。従来のロック検出回路は、例えば、単一事象反転（ＳＥＵ）や単一事象過渡（ＳＥＴ）のような単一事象効果（ＳＥＥ）の適切な検出を提供しない。例えば、基準クロックの過渡的喪失、基準クロックの完全喪失、又は位相のミスアライメントのようなＳＥＵ事象及びＳＥＴ事象を検出することが可能である増強されたロック検出回路が提供される。

従って、増強されたロック検出回路は、ロックの高速の喪失及びロックの拡張された喪失の検出回路、基準クロックの喪失の検出回路、及び位相ミスアライメントの検出回路を含み得る。応用に応じて、これら回路の任意のものをロック検出論理回路に入力させて、増強されたロック検出信号を発生することができる。拡張ロック検出信号はまた、ロック検出論理回路へ入力される。ロック検出信号は、ロック検出論理回路内で論理ＡＮＤ演算を実行することにより、又は他の論理演算を実行することにより、発生される。また、増強ロック検出信号は、単一ビットのハイ又はローの値とすることができ、また、増強ロック検出信号は、増強ロック検出回路内の様々な条件やＰＬＬのロック状態に対応するマルチビット信号とすることもできる。

ここで図１ａを参照すると、基本的ＰＬＬ１０は、位相−周波数検出器１２、チャージ・ポンプ１４、ループ（ロー・パス）・フィルタ１６、電圧制御発振器（ＶＣＯ）１８、及びロック検出器３０を含む。位相−周波数検出器１２は、信号線２０上の基準クロック信号（ＲＥＦＣＬＫ）を受け取り、また、信号線２２上の導出された（又はフィードバックの）クロック信号ＦＢＫＣＬＫを受け取る。位相−周波数検出器１２の出力は、チャージ・ポンプ１４へ供給される。チャージ・ポンプ１４の出力は、ループ・フィルタ１６に結合される。ループ・フィルタ１６はＶＣＯ１８に結合される。ＶＣＯ１８の出力は、周波数分割器２８へ通信される。周波数分割器２８の出力は、位相−周波数検出器１２へ通信され、また、ロック検出器３０へ与えられる。ロック検出器３０へはＲＥＦＣＬＫも供給され、それにより、ロック検出器３０は、信号線３２上へロック検出信号を生成する。

動作において、位相検出器１２は、２つの入力周波数を比較して、それらの位相差の尺度である出力を発生する。例えば、位相−周波数検出器１２は、ＲＥＦＣＬＫとＦＢＫＣＬＫとを比較し、ＲＥＦＣＬＫとＦＢＫＣＬＫとの位相／周波数差の大きさに比例する誤差信号を信号線２４に発生する。説明の目的のため、位相検出器１２の出力信号は、信号線２４上のアップ・パルス又はダウン・パルスとして示され、そのアップ・パルス又はダウン・パルスは、典型的には、カウンタ（図示せず）へ入力され、このカウンタは、ループ・フィルタ１６として作用して、ＶＣＯ１８を駆動する。別の例では、位相検出器１２はｎビット位相誤差信号を出力し、この信号を標準デジタル・フィルタへ出力することができる。

信号線２４上の誤差信号はチャージ・ポンプ１４へ供給されて、ＰＬＬ回路の位相検出器１２の負荷を軽減する。チャージ・ポンプ１４の電流は、ループ・フィルタ１６に蓄積される電荷の大きさを制御し、従って、位相−周波数検出器１２のものを、ＶＣＯ１８に与えられる信号線２６上の制御電圧入力に変換する。ＶＣＯ１８は、信号線２６上の制御電圧に比例する出力周波数を発生する。

ＰＬＬ１０がロックされたとき、ＲＥＦＣＬＫとＦＢＫＣＬＫとの間に一定の位相差（通常はゼロ）が存在し、そしてそれらの周波数は一致される。２つの信号が等しい場合、位相検出器１２からの信号線２４上の出力の大きさはゼロである。２つの信号が異なる場合、位相検出器１２は、信号線２４へ位相差に対応する電圧信号を出力する。動作において、位相検出器１２は、ＲＥＦＣＬＫとＦＢＫＣＬＫとを比較する。ＦＢＫＣＬＫがＲＥＦＣＬＫより遅れる場合、位相検出器１２は、チャージ・ポンプ１４に制御電圧を変えさせ、それによりＶＣＯ１８は速度を上げる。同様に、ＦＢＫＣＬＫがＲＥＦＣＬＫより前へずれる場合、位相検出器１２は、チャージ・ポンプ１４に制御電圧を変えさせて、ＶＣＯ１８の速度を遅くさせる。ループ・フィルタ１６は、チャージ・ポンプ１４からの急激な制御入力を平滑化し、それにより、システムは、位相検出器１２の行う焼成が極めて少ない状態に向かうようにする。その結果として、信号線３４上のＰＬＬ出力が安定し、様々な集積回路応用に用いることができるようになる。１つのその応用はクロック発生回路である。

しかしながら、ＰＬＬ１０が安定した出力を信号線３４上に生成することができないであろう多くの状況が存在する。ロック検出器３０は、ＲＥＦＣＬＫ及びＦＢＫＣＬＫを監視することにより、安定した出力が出力されるか又はされないときにそのことを示す。安定した出力が存在しない場合、ロック検出器３０は、「ロック条件に適合していないこと」に対応する信号を信号線３２上に生成する。

ロック条件に適合しないようにさせる１つの状況は、ＲＥＦＣＬＫが入力周波数に対して低すぎるか又は高すぎる場合である。ＰＬＬ回路において、ＶＣＯは、多くの場合、所与の周波数範囲で動作するように設計されている。例えばＲＥＦＣＬＫの周波数が低すぎる場合、ＶＣＯは、その最低周波数に留められた波形を出力する。ＶＣＯの最低動作周波数は、ＲＥＦＣＬＫの周波数より高い周波数である。従って、ＦＢＫＣＬＫの周波数は、ＲＥＦＣＬＫのそれよりも高い。ロック検出器３０がＲＥＦＣＬＫ信号及びＦＢＫＣＬＫ信号を評価するとき、ロック検出器３０は、出力周波数における差を弁別し、「非ロック」状態に対応する出力信号を信号線３２上に生成する。

上記で説明したように、ロック検出回路３０を用いてＲＥＦＣＬＫ及ＦＢＫＣＬＫを評価する。代替例のロック検出回路３１が図１ｂに示されている。このロック検出回路３１は、フィルタリングされないコンポーネント４４及びフィルタ４８を含む。ＲＥＦＣＬＫ及びＦＢＫＣＬＫの両方が、フィルタリングされないコンポーネント４４へ送られる。遅延デバイス又は通常の論理を用いて、ＲＥＦＣＬＫとＦＢＫＣＬＫとが比較され、フィルタ４８によりフィルタリングされる。時間の経過と共に、フィルタ４８内のキャパシタ（図示せず）が充電し、そのキャパシタの電圧がロック状態を示すスレッショルド電圧を越えるとロック信号を生成する。ひとたびこれが起こると、ロック検出信号はロックを示す。フィルタ４８内のキャパシタは、充電することを継続するか又は蓄積された電荷で変動するが、しかしながら、ロック状態を示すスレッショルド電圧又はそれより上に留まる。これは、ＳＥＥ、ＳＥＵ及びＳＥＴが検出されない場合があるので不都合である。これらの事象のうちの１つの事象後のＲＥＦＣＬＫの迅速な回復は、スレッショルド・レベルより低い電圧レベルを出力するためのキャパシタの電荷の十分な低減をもたらさない。しかしながら、これらの瞬間的（過渡的）事象は、なおも、ロック検出回路３１により検出される。この検出が図３ａを参照して説明される。

上記の例では、ＲＥＦＣＬＫは、実際には機能せず、ロックの喪失が考慮されなかった。このエラーを考慮しないのは、ＰＬＬ出力信号に依拠する回路にとって好ましくない。最終的に、ＰＬＬ出力信号に依存する他の回路は適正に機能せず、そして、唯一の解決法は、ＰＬＬ１０を採用する回路全体をリセットすることである。しかしながら、改善（増強）されたロック検出信号によりエラーを予想する場合、回路全体内の個々の部品のみをリセットすることが必要となる。これは、ＳＥＥ事象、ＳＥＵ事象及びＳＥＴ事象から迅速にエラー回復できるようにする。先に言及したように、従来のロック検出では対処できない他の好ましくない事象は、ＲＥＦＣＬＫの迅速な喪失及び回復を除いて、基準クロックの完全な喪失や、ＲＥＦＣＬＫとＦＢＫＣＬＫとの間の位相シフトがある。

従来のロック検出回路により検出されない事象に対処するために、図２に、改善（増強）されたロック検出セクション５２を有する一例のＰＬＬ５０を示す。この例では、ロック検出部５４は、ＲＥＦＣＬＫ及びＦＢＫＣＬＫを監視して、拡張された（定常状態）ロック検出信号を信号線５５上に与え、また、追加の高速ロック検出信号を信号線６０上に与える。これらについては更に、図３ａ〜図３ｄを参照して説明される。ロック検出部５４は、高速ロック検出回路及び拡張ロック検出回路の両方を備えるこてができ、また、高速ロック検出信号のみ又は拡張されたロック検出信号のみを出力するようにもできる。

また、増強されたロック検出セクション５２には、位相アライメント検出部６１及び基準クロック検出部６３が含まれる。位相アライメント検出部６１は、位相アライメント検出信号を信号線６２上に生成し、基準クロック検出部６３は、基準クロック検出信号を信号線６４上に生成する。位相アライメント検出部６１の一例の回路が、図４ａを参照して更に説明される。基準クロック検出部６３の一例の回路が、図５ａを参照して更に説明される。

図２の例では、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、ロック検出論理６６へ送られる。ロック検出論理６６は、増強されたロック検出信号を信号線６８上に出力する。ロック検出論理６６は、例えば、論理ＡＮＤ又はＮＡＮＤゲートであり、これは、様々なロック・コンポーネントのそれぞれがロックされた状態を確証するとロック検出信号を生成する。ロック検出論理６６はまた、マルチビット信号を信号線６８及び７０上に生成するように構成され得る。マルチビット信号は、例えば、拡張ロック又は定常状態ロックが達成されたが、高速ロックはされていないことを示すことができる。また、逆に、マルチビット信号は、高速ロックが達成されたが、拡張されたロックが達成されていないことを示すこともできる。次いで、この情報は、回路コンポーネントへ与えられる。この情報を用いて、回路をパワーアップすること、アイドル状態にすること、又はリセットすることが安全であるときに、それを示すことができる。

図３ａは、一例のロック検出部５４の回路図を示し、そのロック検出部５４は、動作において、拡張されたロック信号及び高速ロック検出信号を生成する。ＦＢＫＣＬＫはＤフリップフロップ１００へ通信され、ＲＥＦＣＬＫはＤフリップフロップ１０２へ通信される。信号線２２ａ上の反転されたＦＢＫＣＬＫは、Ｄフリップフロップ１０６のクロックへ通信される。ＲＥＦＣＬＫは、Ｄフリップフロップ１０８のＣＬＫ入力へ通信される。フリップフロップ１０６の反転出力は、信号線１０６ａでＤフリップフロップ１１６へ通信され、フリップフロップ１０８の出力を用いて、信号線１０８ａを介してＤフリップフロップ１１６のクロックをトリガする。高速ロック検出信号が、Ｄフリップフロップ１１６の出力に生成される。

フリップフロップ１００は、ＦＢＫＣＬＫを用いてＦＢＫＣＬＫの半分の周波数を有する信号を信号線１００ａ上に生成するように、構成される。これは、信号線１００ｂ上のフリップフロップ１００の反転出力をそのＤ入力に供給することにより達成される。信号線２２ａ上の反転ＦＢＫＣＬＫ信号を用いて、Ｄフリップフロップ１０６はトリガされ、それにより、信号線１００ａ上の信号を９０度位相がずれるようにシフトさせ、この信号を信号線１０６ａ上に生成する。

フリップフロップ１００と同様の構成で、フリップフロップ１０２は、ＲＥＦＣＬＫ２０の半分の周波数を有する信号を信号線１０２ａ上に生成するように構成されている。フリップフロップ１０８はまた、ＲＥＦＣＬＫ（ＲＥＦＣＬＫは反転されていない）によりトリガされる。Ｄフリップフロップ１０８は、信号線１０２ａ上の信号に対して１８０度位相がずれている信号を信号線１０８ａ上に生成する。これは、フリップフロップ１０２の僅かな遅延に起因するものであり、それは、Ｄフリップフロップ１０８をトリガすることにより信号線１０２ａ上の信号のハイ値がローになる前に捕捉することを可能にする。

この結果生じた高速ロック検出信号が図３ｂのタイミング図に示され、信号線１０６ａ上の信号をＤ入力として用い、信号線１０８ａ上の信号をフリップフロップ１１６へのクロック入力として用いる。「高速ロック」条件は、Ｄフリップフロップ１１６が図３ｂに示される波形に従ってトリガされるときに満たされる。従って、高速ロック検出信号を用いて、ロックの瞬間的喪失（過渡的喪失）を検出することができる。ロックの過渡的喪失は、或る過渡時間量の間生じる。この過渡時間量は、ＳＥＴ型事象、又は他の型のＳＥＥ事象又はＳＥＵ事象と関連した時間である。その上、過渡時間は、ＲＥＦＣＬＫサイクル又は１ＦＢＫＣＬＫの１サイクルの周期より小さい。

この例におけるフリップフロップは、立ち上がり端でトリガされるが、多入力フリップフロップ又はラッチを含むいずれの種類のフリップフロップ又はラッチを用いてもよい。全ての論理ゲート及びフリップフロップは、コモン電圧Ｖｎ１１０及び電源電圧Ｖｐ１１２により給電される。しかしながら、様々な電源部品を用い得る。これらのタイミング図の信号は、矩形波形として描かれているが、それらの信号は、例えば、正弦波、三角波、又はいずれの様々な他の形状のパルスをも含む様々な波形を取り得ることを理解すべきである。

拡張されたロック喪失検出信号５５を発生するために、高速ロック検出信号がフィルタ１１８へ通信される。フィルタ１１８は、インバータ１２０ａ及び１２０ｂ、キャパシタ１２０、及び抵抗１２４を含む。フィルタ１１８の機能の１つは、拡張ロック喪失検出信号のために用いられ得る安定した信号を維持することである。高速ロック検出信号からの電圧振動のような電圧振動を、フィルタ１１８により減衰させることができる。例えば、図３ｃに示されるように、ＲＥＦＣＬＫ信号は、その周波数で僅かな「ジッタ」を有し得る。ＲＥＦＣＬＫが短い期間の間「ジッタ」を生じるが、信号線５５上の拡張ロック検出信号は安定した状態にとどまる。

図３ｃに示されるように、ジッタは、キャパシタ１２２に充電を生じさせ、電圧レベル１２２ａが上昇し始める。この電圧レベルがインバータ１１８ｂ内のスレッショルド・レベル１２０ｃより下に留まる場合、拡張されたロック検出信号は依然ハイにとどまる。拡張ロック検出信号は、拡張された時間の間にロック条件に適合しなかった後にのみローになる。その拡張時間は過渡時間より長く、そしてそれは、ＳＥＥ事象、ＳＥＴ事象、又はＳＥＵ事象と関連しないＰＬＬアップセットと関連した時間値を有し得る。拡張された時間は、例えば、ＲＥＦＣＬＫサイクル又はＦＢＫＣＬＫサイクルの周期より長い。

ＲＥＦＣＬＫが数クロック・サイクル（又は少なくとも１つのクロック・サイクル）より多いクロック・サイクルの間不安定であるか、又は不安定状態が頻繁に生じる場合（１２３）、キャパシタ１２２は、拡張ロック検出信号をローにするのに十分なほどに充電する。これは、図３ｄに示される。

高速ロック検出信号６０及び拡張ロック検出信号５５の両方は、集積回路部品に非常に有用な信号であり、クロックが喪失されたとき、又はクロックが回復されたとき、又はクロックが迅速に喪失されて回復されたときにそれを判定するために有用である。これにも拘わらず、基準クロックの位相シフト又は喪失は、ロック検出部５４のみによっては検出されない場合があり得る。図３ｅは、クロック周波数の位相シフト１３０を示す。この位相シフト１３０は約４５度である。拡張ロック検出信号及び高速ロック検出信号の両方は、位相がシフトされてもハイのままである。ＲＥＦＣＬＫからの位相偏差の殆ど無い又は全く無いＰＬＬ出力を要求する応用にとって、これは問題となり得る。例えば、ＰＬＬ出力信号を介して信頼できる同期化を要求する２つの別々の集積回路は、悪い影響を及ぼされる。

ＲＥＦＣＬＫが完全に喪失される他の考慮され得る問題的な状況が、図３ｆに示されている。ＲＥＦＣＬＫが喪失された或る時点「ｔ」１３１後に、信号線１０８ａ上の信号はハイに留まり、Ｄフリップフロップ１１６に対しての追加のトリガを妨げる。拡張ロック検出信号及び高速ロック検出信号は、ＲＥＦＣＬＫが時点「ｔ」１３１後にサイクルを繰り返さないにも拘わらず、ハイに留まる。これはまた、ＰＬＬ１０に依拠する応用にとって問題である。位相アライメント検出信号及び基準クロック信号を、増強されたロック検出セクション５２に組み込むことは、基準クロックの喪失及び位相ミスアライメントの両方と関連したエラーを低減又は排除する。

位相不一致と関連したエラーを検出するために、図４ａは、位相アライメント検出部６１、即ち、増強されたロック検出セクション５２の１つのコンポーネントの回路の例を示す。位相アライメント検出回路６１は、排他的ＮＯＲゲート１４０への入力として、信号線１００ａ上の信号（この信号は、図３ａに示すＲＥＦＣＬＫから導出される）と、信号線１０２ａ上の信号（この信号は、図３ａにおけるＦＢＫＣＬＫから導出される）とを受け取る。排他的ＮＯＲゲート１４０は、信号線１００ａ上の信号と１０２ａ上の信とを比較し、これらの信号が互いに同相であるときにハイ電圧信号を出力する。２つの信号の比較は、必ずしも排他的ＮＯＲゲートにより実行される必要はない。これら２つの信号が同相であることを示す出力を生成する任意の論理回路又はデバイスを用いることができる。また、信号線１００ａ及び１０２ａ上の信号の代わりに、異なる信号を用いることもできる。ＲＥＦＣＬＫ及びＦＢＫＣＬＫを、それぞれ、信号線１００ａ及び１０２ａ上の信号の代わりに用いることもできる。

ひとたび信号線１００ａ上の信号と１０２ａ上の信号とが比較されると、排他的ＮＯＲゲート１４０（又は他の代替の論理）の出力は、フィルタ１４１へ入力される。フィルタ１４１は、可変抵抗１４２、抵抗１４４、キャパシタ１４６、及びインバータ１４８ａ及び１４８ｂを備え得る。このフィルタの目的は、電圧をキャパシタ１４６に蓄積し、それによりインバータ１４８ａ及び１４８ｂ内の内部スレッショルド・レベルが、上記２つの入力クロック信号が同相であることを示す位相不一致出力を生成することである。

ＲＥＦＣＬＫ及びＦＢＫＣＬＫが同相であることを示すハイ電圧を有する位相アライメント検出信号は、図４ｂのタイミング図に示されている。信号線１５０上の信号の電圧レベル（即ち、キャパシタ１４６に跨る電圧）は、一定レベルにとどまる。信号線１５０上の信号の電圧レベルがスレッショルド・レベル１５１より上である限り、信号線１５２上の信号（即ち、インバータ１４８ａから出力された信号）の電圧レベルは、ローにとどまる。インバータ１４８ａでのロー電圧は、信号線６２上におけるインバータ１４８ｂの出力をハイに保つ。このハイ電圧レベルは、位相の一致を表す。

上記で説明したよに、フィルタ１４１は可変抵抗１４２を含み得る。この可変抵抗１４２を用いて、信号線１５０上の位相アライメント検出信号を「チューン」し、それにより、位相不一致の或る一定のマージンが許される。例えば、高い周波数ＰＬＬは、元のＲＥＦＣＬＫ２０と比較して１５度の位相誤差マージン内でのみＦＢＫＣＬＫ信号を発生することが可能である。可変抵抗は、増強されたロック検出セクション５２の位相不一致検出コンポーネントを、特定のＰＬＬに対してチューンすることを可能にする。これは、ＰＬＬ１０の或る程度の汎用性および特定用途向けの設計を提供する。可変キャパシタ（図示せず）を、位相アライメント検出部６１をチューンするため用いることもできる。

タイミング図の図４ｃに示されるように、信号線１００ａ上の信号と信号線１０２ａ上の信号との間の位相不一致が小さい場合、信号線６２上の位相アライメント検出信号はハイにとどまる。しかしながら、可変抵抗が調整されるか又は位相検出６１のための異なる回路が用いられる場合には、小さい位相差により、位相アライメント検出信号がローにされ得る。位相検出用回路６１の出力及び位相アライメント検出信号の許容度は、回路の設計されたＲＣ特性に依存する。ＰＬＬ１０を採用する外部回路コンポーネントのような外部回路コンポーネントは、可変の抵抗又はキャパシタに対して直接のフィードバックを与える。例えば、１つのそのような外部回路は、複数の異なる動作モードを有し得る。１つのモードはアクティブ・モードである。別のモードはスタンバイ・モードである。アクティブ・モードは、位相不一致について厳しい許容度を要求し、一方、スタンバイ・モードはそうではない。回路は、フィルタ１４１のＲＣパラメータを調整して、アクティブ・モードであるときに位相不一致について厳しい許容度を生成することができる。回路がスタンバイ・モードへ切り替わると、許容度を上げることができる。これは、位相不一致が回路に直接に影響を及ぼさないとき、妨害になるような位相不一致誤差信号を阻止する。

エラー事象が生じる場合、位相アライメント検出信号はローになる。図４ｄのタイミング図は、信号線１５０上の信号のロー電圧レベルが位相アライメント検出信号６２のロー電圧レベルをもたらすことを示す。この例では、排他的ＮＯＲゲート１４０からの出力は、スレッショルド・レベル１５１にほぼ等しいか又はそれより大きい電圧レベルがキャパシタ１４６に到達するのを阻止するのに十分な位相不一致を有する。基本的には、スレッショルド・レベル１５１にうち勝つための十分な電荷は、キャパシタ１４６に蓄積されない。その結果として、インバータ１４８ａがロー電圧信号を信号線１５２上に出力する。次いで、信号線１５２上のロー電圧信号は、ハイ電圧に変換される。

ロック検出部５４内の回路と同様に、論理ゲート及び回路のコンポーネントは、コモン電圧Ｖｎ１１０及び電源電圧Ｖｐ１１２により給電される。しかしながら、他の電源コンポーネントを用いてもよいことが理解される。

位相不一致を検出することの他に、ＲＥＦＣＬＫが喪失されたときにそのことを検出することも有効である。図５ａの概略図は、基準クロック検出部６３の一例を実施する回路を示す。全体として、基準クロック検出部６３はＲＥＦＣＬＫを受け取り、基準クロック検出信号が信号線６４上に発生される。この例では、ＲＥＦＣＬＫが検出されたときに、基準クロックの喪失検出信号はハイである。基準クロックが喪失されたとき、信号はローになる。ＲＥＦＣＬＫの喪失は、更に、図５ｂ及び図５ｃを参照して説明される。

基準クロックを検出するために、基準クロック検出部６３の回路例は、３つの構成部分を備える。即ち、これらの構成部分は、ホールド回路１５４、リセット回路１５６及びフィルタ１５８である。

第１の構成部分であるホールド回路１５４は、信号線１６０上のリセット信号（ＲＥＳＥＴ）及びＲＥＦＣＬＫを入力として受け取る。ホールド信号（ＨＯＬＤ）は、信号線１６２上に出力される。ＲＥＳＥＴ及びＨＯＬＤは、ＡＮＤゲート１６４へ入力されて、出力信号を信号線１６４ａ上に生成する。信号線１６４ａ上の信号及びＲＥＦＣＬＫは、ＯＲゲート１６６へ通信される。ＨＯＬＤは、ＲＥＦＣＬＫ及び信号線１６４ａ上の信号に対して実行された論理ＯＲ演算の結果である。

動作に関して、ＲＥＦＣＬＫがハイになると、ＯＲゲート１６６はハイ信号を出力し、これにより、ＨＯＬＤがハイの値を有することになる。ホールド回路１５４の内部で、ＨＯＬＤはＡＮＤゲート１６４へ通信される。ＲＥＳＥＴ及びＨＯＬＤの両方がハイであるとき、信号線１６４ａ上にハイ電圧レベルの信号が結果として生じる。信号線１６４ａ上の信号が、ＯＲゲート１６６がハイ出力を維持するようにＯＲゲート１６６をセットする。

正常な動作の下で、信号線１６４ａ上の信号がローである場合には、ＨＯＬＤはＲＥＦＣＬＫに追従する。即ち、ＲＥＦＣＬＫがハイであるとき、ＨＯＬＤはハイであり、ＲＥＦＣＬＫがローであるとき、ＨＯＬＤはローである。しかしながら、上記で説明したように、信号線１６４上の信号がハイであるとき、ＯＲゲート１６６はハイ出力を維持する。従って、ひとたびＲＥＦＣＬＫが検出されると、ＨＯＬＤはハイを維持する。

ＨＯＬＤをロー電圧へ変えるために、ＲＥＳＥＴがロー値へと切り替えられる。ＲＥＳＥＴがローになると、信号線１６４上の信号もローになる。ＲＥＦＣＬＫがローに回帰する（ｃｙｃｌｅ）と、ＯＲゲート１６６はロー出力信号を生成する。その結果として、ＨＯＬＤはローとなる。ホールド回路１５４がローのＲＥＳＥＴ信号を周期的に受け取る場合、その信号を用いて、ＲＥＦＣＬＫが循環しているかどうかを検証することができる。周期的な「リセット」が無い場合、ホールド回路１５４は、基準クロックの最初のサイクルのみを検出する。

ローのＲＥＳＥＴを周期的に発生するために、リセット回路１５６が用いられる。リセット回路１５６は、ＨＯＬＤを入力として受け取り、ＲＥＳＥＴを出力する。ＨＯＬＤはトランスミッション・ゲート１６８へ結合される。ＨＯＬＤ及びその反転は、トランスミッション・ゲート１６８のゲート端子に結合される。ＨＯＬＤはまた、トランスミッション・ゲート１６８のトランスミッション・ノードに結合される。キャパシタ１７０、抵抗１７２、及びインバータ１７４は、トランスミッション・ゲート１６８の別のトランスミッション・ノードに結合される。

ＲＥＳＥＴ上の周期的パルスは、トランスミッション・ゲート１６８を用いてキャパシタ１７０を充電し放電することにより発生される。キャパシタ１７０上の電圧がインバータ１７４の内部スレッショルド・レベルを通過すると、ＲＥＳＥＴ上にロー・パルスが発生される。

キャパシタ１７０を充電及び放電するために、ＨＯＬＤを用いる。通常、ＲＥＦＣＬＫがアイドル状態であるとき又はＨＯＬＤがローであるとき、キャパシタ１７０は、電荷を保持していないか又は放電している。従って、ロー電圧がキャパシタ１７０の両端間に存在し、インバータ１７４はハイのＲＥＳＥＴを出力する。この状態の下で、キャパシタ１７０は蓄積するのを阻止される。ローのＨＯＬＤが、トランスミッション・ゲート１６８内に「短絡（ｓｈｏｒｔ）」を生成し、ＨＯＬＤのロー電圧が、キャパシタ１７０へ直接に通されることにより、電荷が蓄積するのが阻止される。

しかしながら、ＨＯＬＤがハイになると、トランスミッション・ゲート１６８は、「開路（ｏｐｅｎ）」にされ、キャパシタ１７０は充電を始める。キャパシタ１７０が、インバータ１７４内のスレッショルド・レベルに到達すると、ローＲＥＳＥＴが出力される。

再びホールド回路１５４についてであるが、ローのＲＥＳＥＴは、ロー信号を、ＡＮＤゲート１６４の出力の信号線１６４ａ上に生成する。ＲＥＦＣＬＫがローになると、ＯＲゲート１６６はローのＨＯＬＤを生成する。次いで、このローのＨＯＬＤは、キャパシタ１７０がトランスミッション・ゲート１６８を介して放電するのを可能にする。放電は、ＨＯＬＤが再びハイになるまで続く。従って、ＲＥＳＥＴ上に周期的パルスが生成される。

パルス、又はキャパシタ１７０の充電及び放電の速度は、リセット回路１５６のＲＣ特性の設計により構成され得る。これは、抵抗１７２又はキャパシタ１７０の選定により行われる。

最後に、フィルタ１５８を用いて、ＲＥＳＥＴとＨＯＬＤとを弁別する。典型的には、基準クロックが循環（サイクル）していないとき、ＲＥＳＥＴはハイであり、ＨＯＬＤはローである。対照的に、基準クロックが循環しているとき、ＲＥＳＥＴは周期的にローになるが、基準クロック周期の大部分の間、ＲＥＳＥＴはハイである。同様に、ＨＯＬＤは周期的にローになるが、また、基準クロック周期の大部分の間はハイのままである。

基準クロック検出信号を生成するために、ＲＥＳＥＴ及びＨＯＬＤの両方がフィルタ１５８へ入力される。フィルタ１５８は、ＮＡＮＤゲート１７６、抵抗１７８、キャパシタ１８０、及びインバータ１８２を含む。ＮＡＮＤゲート１７６を用いて、ＲＥＳＥＴとＨＯＬＤとを比較する。抵抗１７８及びキャパシタ１８０を組み合わせて用いて、雑音をフィルタリングし、電荷を蓄積する。キャパシタ１８０の両端間の電圧がハイであるとき、インバータは、ＲＥＦＣＬＫが循環していないことを示すロー電圧を出力する。従って、ＲＥＳＥＴがハイであり、ＨＯＬＤがローである（ＲＥＦＣＬＫが循環していない場合）とき、ＮＡＮＤゲート１７６の出力はハイであり、そしてキャパシタ１８０は充電する。キャパシタ１８０の両端間の電圧が、キャパシタ１８０内の内部スレッショルド電圧より高いか又は高くなる場合、ローの基準クロック検出信号がインバータ１８２から出力される。これは、ＲＥＦＣＬＫが循環していないことを示す。

しかしながら、ＲＥＳＥＴ及びＨＯＬＤがハイである（又はＲＥＦＣＬＫの周期の大部分の間ハイである）場合、ＮＡＮＤゲート１７６はロー電圧を出力する。このロー電圧は、キャパシタ１８０に放電を行わせる。キャパシタ１８０の両端間の電圧がインバータ１８２内の内部スレッショルド・レベルより下がるとき、ハイの基準クロック検出信号が出力される。このハイの基準クロック検出信号は、ＲＥＦＣＬＫが循環していることを示す。

図５ｂ及び図５ｃは、喪失されたＲＥＦＣＬＫ検出の２つの例示的タイミング図を示す。図５ｂにおいて、ＲＥＦＣＬＫは、ロー・サイクル中の時点「ｔ」１８３ａに喪失される。ＲＥＳＥＴからのパルスは、キャパシタ１７０がインバータ１８０内のスレッショルド電圧レベルに到達したときに、周期的に送られる。ローのＲＥＳＥＴパルスが送られたとき、ＡＮＤゲート１６４からの信号線１６４ａ上の信号は、ローになる。これにより、ＨＯＬＤがローになる。時点「ｔ」１８３ａの後、キャパシタ１７０は、ＲＥＦＣＬＫがホールド回路１５４を「セット」しないので、充電することができない。最終的に、基準クロック喪失検出信号もまた、キャパシタ１８０がインバータ１８２内のスレッショルド・レベルより上に充電するので、ローになる。上記で説明したように、キャパシタ１７０の充電及び放電の形状は、リセット回路１５６のＲＣ特性により形成される。リセット回路１５６の充電及び放電の特性の１つの形状は、信号線１７１上に生じる信号トレース１７０ａにより示される。トレース１７０ａは、キャパシタ１７０の両端間の電圧を表す。対照的に、図５ｃにおいて、トレース１７０ｂは、異なる充電及び放電の特性を有するキャパシタ１７０（又はリセット回路１５６）を表す。

また、或る時点「ｔ」１８３ｂ後のハイのサイクルでのＲＥＦＣＬＫの喪失が、図５ｃに示されている。この例では、キャパシタ１７０は、スレッショルド電圧レベルに到達するまで充電を続ける。ＲＥＳＥＴはハイに留まり、ＨＯＬＤはローに留まる。再び、基準クロック検出信号は、キャパシタ１８０がスレッショルド電圧レベルより上に充電されるとローになる。図５ｂ及び図５ｃのタイミング図は、回路設計者の選好又は設計に応じて変わる。

ひとたび４つの信号全てが計算されると、拡張ロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、全て、ロック検出論理６６で組み合わされる。前に図２で説明したように、４つの信号全てはロック検出論理６６へ入力されて、増強されたロック検出信号を信号線６８上に発生する。図６ａに示されるように、ロック検出論理６６はＡＮＤゲート６８を備える。しかしながら、他の例では、これら入力信号のうちの２つのみを用いてもよい。例えば、図６ｂに示されるように、ロック検出論理回路は、拡張ロック検出信号及び高速ロック検出信号を受け取るＡＮＤゲート１８６を備える。これらの２つの信号のみが、増強されたロック検出信号を生成するために用いられる。また、他の例では、幾つかの論理演算を備える。ロック検出論理６６は、２以上のロック検出信号を出力してもよい。信号線６８及び７０上の２つの信号を用いて、増強されたロック検出回路５２又はＰＬＬ１０についての追加の情報又は状態を伝えることができる。

図６ｃは、マルチビット出力ロック検出論理６６の一例である。そこにおいて、ロック検出論理６６は、ＡＮＤゲート１８８及びＯＲゲート１９０を備える。図６ｃにおけるロック検出論理６６の信号線６８及び７０上の２ビット出力は、ＰＬＬ１０についての情報を表１に従って出力する。

上記の例では、ＯＲゲート１９０は、ＰＬＬ１０がＲＥＦＣＬＫを喪失したか、又はＰＬＬ１０の位相がずれたかを、決定する。ＡＮＤゲート１８８を用いて、高速ロック検出信号及び拡張ロック検出信号がハイであるかを決定する。マルチビット信号を用いることにより、回路設計者は、ＰＬＬ１０又はＰＬＬ１０内のコンポーネントに依存する応用に対して、異なる命令を渡すようにすることが可能になる。例えば、ＳＥＴは、ＲＥＦＣＬＫが僅かに位相ずれするようにシフトさせる。回路コンポーネントへマルチビット信号を送って、位相の再アライメントが達成されるまで、アイドル状態へ行くようにする（表１において、「１」、「０」として表される）。しかしながら、拡張ロック検出信号又は高速ロック検出信号がローになる場合、回路コンポーネントへ送られるマルチビット信号は、「リセット」である（表１において、「１」、「１」又は「１」、「０」として表される）。ＳＥＴ型の事象に対する回路コンポーネントの応答は、発生された増強されたロック検出信号の種類に依存する。

ＰＬＬ及びそのロック検出は、多くの形態を取ることが可能である。論理演算の多くは、複数の論理ゲート及び部品の様々な組み合わせにより実行されることができる。多くの応用に対して、拡張ロック検出部５４又はＰＬＬの例が、ＤＳＰ（デジタル信号プロセッサ）、ＡＳＩＣ、又はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）上に実現され得る。一例では、ロック検出は、特定用途向け集積回路、即ち、特定の使用のために特定の機能を実行するようにカスタマイズされた「ＡＳＩＣ」で実現される。他の例もまたソフトウエアＰＬＬで実現されることができる。これらのＰＬＬは、それぞれのブロックに対してのソフトウエア均等物を用いてＰＬＬを実現する。これらのＰＬＬは、典型的には、ＤＳＰ又はマイクロプロセッサ上で実行される。ソフトウエアのＰＬＬは、ＤＳＰを安価に容易にプログラムできるようになったことに主に起因して、一層一般的になりつつある。

従って、上記で説明した装置及び方法は、例えば、ディスク、ＣＤ−ＲＯＭ又はＤＶＤ−ＲＯＭのようなキャリア媒体、読み出し専用メモリ（ファームウエア）のようなプログラムされたメモリ、又は光学的又は電気的信号キャリアのようなデータ・キャリア上のソフトウエア・コードとして具体化され得る。従って、そのコードは、従来のプログラム・コード、又はマイクロコード、又は、例えば、ＡＳＩＣやＦＰＧＡをセットアップ又は制御するコードを備え得る。コードはまた、例えば、再プログラム可能な論理ゲート・アレイのような再構成可能な装置を動的に構成するためのコードを備え得る。同様に、コードは、例えば、ベリログ（Ｖｅｒｉｌｏｇ）やＶＨＤＬ（超高速度集積回路ハードウエア記述言語）のようなハードウエア記述言語のためのコードを備え得る。当業者が理解するように、コードは、互いに通信する複数の結合されたコンポーネント間に分散され得る。適切である場合には、上記の例はまた、アナログ・ハードウエアを構成するためのフィールド（再）プログラム可能アナログ・アレイ又は類似のデバイス上で動作するコードを用いて実現され得る。

上記の例は、増強されたロック検出を備えるＰＬＬを述べている。拡張されたロック検出信号、高速ロック検出信号、位相アライメント検出信号、及び基準クロック検出信号は、増強されたロック検出信号を発生するために様々な組み合わせに組み合わされ得る。増強されたロック検出信号は、上記の信号のうちの１又はそれより多くの信号について論理演算を実行するロック検出論理回路から発生され得る。増強されたロック検出信号は、ＰＬＬ内の回路又はＰＬＬの外部の回路により用いられて、ＰＬＬのロック状態を決定し得る。説明された例は単なる例示であり、本発明の範囲を限定するものと取るべきでないことを理解すべきである。特許請求の範囲は、説明された順序又はエレメントに限定されると述べられていない限り、そのように読むべきではない。従って、特許請求の範囲及びその均等物の範囲及び趣旨に入る全ての例は、本発明として主張されるものである。

図１ａは、フェーズ・ロックド・ループ（ＰＬＬ）のブロック図である。 図１ｂは、ロック検出回路のブロック図である。 図２は、改良されたロック検出を有するＰＬＬのブロック図である。 図３ａは、高速ロック及び拡張ロックの検出回路の回路図である。 図３ｂは、高速ロック検出信号の発生を説明するタイミング図である。 図３ｃは、高速ロック検出信号が検出され、拡張ロック検出信号が検出されない一例を示すタイミング図である。 図３ｄは、高速ロック検出信号及び拡張ロック検出信号の発生を説明するタイミング図である。 図３ｅは、ロック検出回路における位相ミスアライメントに対する不感受性を説明するタイミング図である。 図３ｆは、基準クロックの喪失がロック検出回路により検出されないことを説明するタイミング図である。 図４ａは、位相アライメント検出回路の回路図である。 図４ｂは、位相アライメント検出信号を示すタイミング図である。 図４ｃは、位相アライメント検出信号の位相許容度を示すタイミング図である。 図４ｄは、位相アライメント検出信号を示す別のタイミング図である。 図５ａは、基準クロック検出回路の回路図である。 図５ｂは、ロー・サイクルでの基準クロックの喪失を示すタイミング図である。 図５ｃは、ハイ・サイクルでの基準クロックの喪失を示すタイミング図である。 図６ａは、ロック検出論理回路の回路図である。 図６ｂは、別のロック検出論理回路の回路図である。 図６ｃは、更に別のロック検出論理回路の回路図である。

Claims (7)

1. フェーズ・ロックド・ループ（ＰＬＬ）であって、
   拡張されたロック喪失を監視する拡張されたロック検出回路であって、基準クロック信号及びフィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、第１の所定の時間の間、同期されないときに、拡張されたロック検出信号を発生する、拡張されたロック検出回路と、
   過渡的事象に起因したロックの一時的喪失を監視する高速ロック検出回路であって、前記基準クロック信号及び前記フィードバック・クロック信号を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが、過渡の時間量の間、位相が外れているときに、高速ロック検出信号を発生する高速ロック検出回路と、
   前記高速ロック検出信号、前記拡張されたロック検出信号、及び位相アライメント検出信号を受け取るよう結合されたロック検出論理であって、前記ＰＬＬの高速ロックおよび拡張されたロック及び位相アライメントの状態を示す増強されたロック検出信号を出力するロック検出論理と
   を備えるフェーズ・ロックド・ループ。
2. 請求項１記載のフェーズ・ロックド・ループであって、
   前記第１の所定の時間が、フィルタの時定数により確立され、
   前記フィルタが、前記高速ロック検出信号を受け取るよう結合されており、
   前記フィルタが、前記拡張されたロック検出信号を出力する、
   フェーズ・ロックド・ループ。
3. 請求項１記載のフェーズ・ロックド・ループであって、
   位相アライメント検出回路を更に備え、
   前記位相アライメント検出回路は、前記基準クロック信号と前記フィードバック・クロック信号との位相差を監視し、前記基準クロック信号と前記フィードバック・クロック信号とが所定の位相差より大きい位相差を有するときに、位相アライメント検出信号を発生する、
   フェーズ・ロックド・ループ。
4. 請求項３記載のフェーズ・ロックド・ループであって、前記位相アライメント検出回路が、
   前記基準クロック信号及び前記フィードバック・クロック信号を受け取るよう結合されたＸＯＲ論理ゲートであって、前記基準クロック信号と前記フィードバック・クロック信号とが同等の電圧レベルを有するかを示す信号を出力するＸＯＲ論理ゲートと、
   前記ＸＯＲ論理ゲートからの出力信号を受け取り、前記位相アライメント検出信号を生成するよう結合されたフィルタと
   を備える、フェーズ・ロックド・ループ。
5. 請求項１記載のフェーズ・ロックド・ループであって、
   基準クロック検出回路を更に備え、
   前記基準クロック検出回路は、前記基準クロック信号を監視し、前記基準クロック信号が検出されたときに基準クロック検出信号を発生する、
   フェーズ・ロックド・ループ。
6. 請求項５記載のフェーズ・ロックド・ループであって、前記基準クロック検出回路が、
   前記基準クロック信号及びリセット信号を受け取るよう結合され、前記基準クロック信号がハイ電圧レベルへ遷移するときにホールド信号を生成する論理回路と、
   前記ホールド信号を受け取るよう結合され、前記基準クロック信号が第２の所定の時間の間低電圧レベルであるときに、前記リセット信号を生成するリセット回路と、
   前記ホールド信号及び前記リセット信号を受け取るよう結合され、前記ホールド信号及び前記リセット信号が第３の所定の時間の間ハイ電圧レベルを有するときに、ハイの基準クロック検出信号を出力するフィルタと
   を備える、フェーズ・ロックド・ループ。
7. 請求項１記載のフェーズ・ロックド・ループであって、
   前記ロック検出論理が、前記高速ロック検出信号及び前記拡張されたロック検出信号を受け取るよう結合され且つ前記拡張されたロック検出信号を出力するＡＮＤ型論理ゲートを備える、
   フェーズ・ロックド・ループ。

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