DE102006038869B3

DE102006038869B3 - Verfahren für den Betrieb eines Phasenregelkreises (PLL-Schaltkreises)

Info

Publication number: DE102006038869B3
Application number: DE102006038869A
Authority: DE
Inventors: Georg Becke; Gerd Rombach
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2006-08-18
Filing date: 2006-08-18
Publication date: 2008-04-10
Anticipated expiration: 2026-08-19
Also published as: US20080054960A1; US7868670B2

Abstract

Ein PLL-Schaltkreis enthält einen Referenztaktteiler mit einem Referenztakteingang, einem Phasenfrequenzdetektor, einer Ladungspumpe, einem Schleifenfilter, einem spannungsgesteuerten Oszillator und einem Rückkopplungsteiler. Ein Verfahren für den Betrieb des PLL-Schaltkreises umfasst die Schritte der Detektion einer Störung eines an den Referenztakteingang angelegten Referenztakts, der Deaktivierung der Ladungspumpe bei Detektion einer Störung des Referenztakts, der Überwachung des Referenztakts, um die Wiederherstellung eines normalen Referenztakts zu detektieren, der Detektion des Auftretens des nächsten Impulses von dem Rückkopplungsteiler bei Detektion eines normalen Referenztakts und der Aktivierung der Ladungspumpe nach Detektion des nächsten Impulses von dem Rückkopplungsteiler.

Description

Die vorliegende Erfindung betrifft allgemein ein Verfahren für den Betrieb eines Phasenregelkreises (PLL-Schaltkreises). Die vorliegende Erfindung betrifft ein Verfahren zum Halten eines Phasenregelkreises als Folge einer Störung des Eingangsreferenztakts.
Phasenregelkreise werden in integrierten Schaltungen häufig verwendet, zum Beispiel wenn die Erzeugung eines Schwingungssignals mit einem spannungsgesteuerten Oszillator (VCO) unter Steuerung eines Referenzeingangssignals von einem Referenztakt benötigt wird. In einem phasenregelkreisbetriebenen System ist es häufig erforderlich, das System für kurze Zeit am Laufen zu halten, während der Referenztakt fehlt, zum Beispiel wenn der Referenztakt gestört oder nicht mehr vorhanden ist. Während der Zeit, in der der Referenztakt fehlt, sollte es dem System möglich sein, in eine Sicherheitswiederherstellungsbetriebsart betrieben zu werden. Eine einfache Wiederherstellungsbetriebsart könnte das Umschalten auf einen redundanten Referenztakt sein. Es wäre jedoch wünschenswert, die Frequenz und die Phase des Ausgangssignals des PLL stabil zu halten, während der Referenztakt fehlt.
Die Patentschrift US 6,624,675 B2 offenbart einen Phasenregelkreis, welcher nach Verlust des Referenztaktsignals die Ladungspumpe in einen hochohmigen Zustand versetzt, um so die Taktfrequenz des Phasenregelkreises aufrechtzuerhalten, bis das Referenztaktsignal wieder hergestellt ist. Nachteilig an dieser bekannten Schaltung ist jedoch, daß dieser bekannte Phasenregelkreis eine geraume Zeit benötigt, bis er nach dem Wiederauftreten des Referenztaktsignales eingeschwungen ist.
Aus der deutschen Offenlegungsschrift DE 28 56 211 A1 ist eine digitale Phasenregelschaltung bekannt, bei welcher ein Teiler für das Referenzsignal bei einer Änderung des Teilungsverhältnisses eines Rückkopplungsteilers wiederholt auf die veränderten Taktflanken des rückgekoppelten und geteilten Ausgangstaktes des Phasenregelkreises synchronisiert wird, bis das Referenzsignal und das Rückkopplungssignal wieder phasengleich laufen. Auch diese Schaltung benötigt eine geraume Zeit zur Synchronisation der beiden Signale, bevor die gewünschte Phasenübereinstimmung erreicht ist.
Die vorliegende Erfindung wurde unter Berücksichtigung des oben Erwähnten entwickelt.
Deshalb stellt die vorliegende Erfindung ein Verfahren für den Betrieb eines einen Referenztaktteiler enthaltenden PLL-Schaltkreises mit einem Referenztakteingang, einem Phasenfrequenzdetektor, einer Ladungspumpe, einem Schleifenfilter, einem spannungsgesteuerten Oszillator und einem Rückkopplungsteiler bereit. Das Verfahren umfasst die Schritte der Detektion einer Störung eines an den Referenztakteingang angelegten Referenztakts, der Deaktivierung der Ladungspumpe bei Detektion einer Störung des Referenztakts, der Überwachung des Referenztakts, um die Wiederherstellung eines normalen Referenztakts zu detektieren, der Detektion des Auftretens des nächsten Impulses von dem Rückkopplungsteiler und der Aktivierung der Ladungspumpe nach Detektion des nächsten Impulses von dem Rückkopplungsteiler. Mit dem erfindungsgemäßen Verfahren wird der Regelkreis bei Detektion einer Störung des Referenztakts eingefroren, und der spannungsgesteuerte Oszillator fährt mit dem unterbrechungsfreien Betrieb mit einer konstanten Frequenz fort. Sobald wieder ein normaler Referenztakt empfangen wird, kann der Referenztaktteiler und der Phasenfrequenzdetektor bei Detektion des nächsten Impulses von dem Rückkopplungsteiler zurückgesetzt werden. Der Schritt der Detektion einer Störung des Referenztakts kann einen Schritt der Überwachung der Phasenverschiebung zwischen dem Referenz- und dem Rückkopplungstakteingangssignal des Phasenfrequenzdetektors enthalten.
Vorzugsweise umfasst das Verfahren ebenfalls die Schritte der Überwachung der Phasenverschiebung zwischen dem Referenz- und dem Rückkopplungstakteingangssignal des Phasenfrequenzdetektors, um einen eingerasteten Zustand des PLL zu detektieren und bei Detektion eines eingerasteten Zustands des PLL zu dem Schritt der Überwachung des an dem Referenztakteingang angelegten Referenztakts zurückzukehren, d.h. Rückkehr zum normalen Betrieb des PLL.
Die vorliegende Erfindung stellt auch einen einen Referenztaktteiler enthaltenden PLL-Schaltkreis mit einem Referenztakteingang, einem Phasenfrequenzdetektor, einer Ladungspumpe, einem Schleifenfilter, einem spannungsgesteuerten Oszillator und einem Rückkopplungsteiler bereit. Der Schaltkreis kann so betrieben werden, dass er das von der vorliegenden Erfindung bereitgestellte Verfahren durchführen kann. Des Weiteren umfasst der PLL-Schaltkreis eine Schaltung zur Detektion einer Störung des Referenztakts mit Eingängen, die mit den Eingängen des Phasenfrequenzdetektors verbunden sind, und einem Vergleichsmittel, das angepasst ist, um die Phasenverschiebung zwischen Taktsignalen an den Eingängen der Schaltung zur Detektion einer Störung des Referenztakts mit einem vorbestimmten Wert zu vergleichen. Die Schaltung zur Detektion einer Störung des Referenztakts stellt ein Signal zur Anzeige der Störung des Referenztakts bereit, wenn die Phasenverschiebung den vorbestimmten Wert überschreitet. Der PLL-Schaltkreis ist eingerichtet, um den Referenztaktteiler und den Rückkopplungsteiler zu synchronisieren, wofür der Referenztaktteiler und der Phasenfrequenzdetektor derart ausgestaltet sind, daß sie bei Detektion eines nächsten Impulses von dem Rückkopplungsteiler nach der Wiederherstellung eines normalen Referenztaktes zurückgesetzt werden.
Vorzugsweise enthält der PLL-Schaltkreis ferner eine Schaltung zur Detektion eines eingerasteten Zustands mit Eingängen, die mit den Eingängen des Phasenfrequenzdetektors verbunden sind, und einem Vergleichsmittel, das angepasst ist, um die Phasenverschiebung zwischen Taktsignalen an den Eingängen der Schaltung zur Detektion eines eingerasteten Zustands mit einem vorbestimmten Wert zu vergleichen. Die Schaltung zur Detektion eines eingerasteten Zustands kann ein Signal zur Anzeige eines eingerasteten Zustands bereitstellen, wenn die Phasenverschiebung unter dem vorbestimmten Wert liegt.
Weitere Vorteile der Erfindung ergeben sich aus der untenstehenden Beschreibung einer bevorzugten Ausführungsform und aus den beigefügten Zeichnungen. Es zeigen:
1 ein schematisches Schaltbild eines Phasenregelkreises gemäß der vorliegenden Erfindung;
2 ein Flussdiagramm des Verfahrens für das Halten eines Phasenregelkreises gemäß der vorliegenden Erfindung; und
3 ein Diagramm der Impulshaltesequenz gemäß der vorliegenden Erfindung.
1 zeigt einen Phasenregelkreis mit einer Reihenschaltung eines Phasenfrequenzdetektors 11, einer Ladungspumpe 12, eines Schleifenfilters 13 und eines spannungsgesteuerten Oszillators (VCO) 14. Ein Referenztaktteiler 15 hat einen mit einem ersten Eingang des Phasenfrequenzdetektors 11 verbundenen Ausgang und einen Eingang, der betrieben werden kann, um ein Referenztaktsignal zu empfangen. Das Ausgangssignal des VCO 14 wird einem Rückkopplungstaktteiler 16 zugeführt, dessen Ausgang mit einem zweiten Eingang des Phasenfrequenzdetektors 11 verbunden ist, so dass ein Rückkopplungssignal von dem VCO 14 mit dem Referenzsignal an dem Phasenfrequenzdetektor 11 verglichen werden kann. Diese Konfiguration eines in 1 gezeigten Phasenregelkreises ist im Fachgebiet wohl bekannt.
Wenn an dem Eingang des Referenzteilers 15 ein Signal ref-in angelegt wird, wird die Phasendifferenz zwischen dem Referenzsignal und dem an dem Phasenfrequenzdetektor 11 detektierten, von dem VCO 14 stammenden Ausgangssignal in ein Steuersignal umgewandelt, das die Ladungspumpe 12 so betreibt, dass diese über das Schleifenfilter 13 ein Steuersignal an den VCO 14 anlegt.
Der PLL-Schaltkreis umfasst ebenfalls einen Einrastdetektor 17, einen Phasenverschiebungsdetektor 18 und einen Steuerblock 19. Der Einrastdetektor 17 empfängt ein Eingangssignal von dem Ausgang des Referenzteilers 15 und dem Ausgang des Rückkopplungsteilers 16 und kann so betrieben werden, dass er detektiert, wenn der PLL eingerastet ist. Der Einrastdetektor 17 stellt fest, wann der PLL eingerastet ist, indem er das Ausgangssignal des Referenzteilers 15 mit dem Ausgangssignal des Rückkopplungsteilers 16 vergleicht. Wenn die Phasendifferenz zwischen den beiden Ausgangssignalen unter einem vorbestimmten Wert liegt, ist der PLL eingerastet. Der Phasenverschiebungsdetektor 18 empfängt Eingangssignale von dem Ausgang des Referenzteilers 15, von dem Ausgang des Rückkopplungsteilers 16 und von dem Ausgang des Einrastdetektors 17 und führt die entgegengesetzte Funktion wie der Einrastdetektor 17 durch, indem er detektiert, wenn der Regelkreis nicht eingerastet ist. Wenn die von dem Phasenverschiebungsdetektor 18 detektierte Phasenverschiebung den vorbestimmten Wert überschreitet, ist der PLL nicht eingerastet. Die Ausgangssignale des Einrastdetektors 17, des Phasenverschiebungsdetektors 18 und des Referenzteilers 15 werden dem Steuerblock 19 zugeführt, der die Einstellungen der Bauelemente in dem PLL-Schaltkreis basierend darauf, ob der PLL eingerastet ist oder nicht, steuert. Die Ausgangssignale des Phasenverschiebungsdetektors 18 und des Steuerblocks 19 bilden die Eingangssignale für ein Latchmodul 20 bei dem es sich um eine einfache Flipflopschaltung mit einem Setzeingang und einem Rücksetzeingang handelt.
Unter Bezugnahme nun auf 2 wird in dem ersten Schritt des Verfahrens, Schritt S1, der fehlende oder gestörte Eingangsreferenztakt entdeckt, wenn der Phasenverschiebungsdetektor 18 detektiert, dass die Phasenverschiebung zwischen den Ausgangssignalen des Referenzteilers 15 und des Rückkopplungsteilers 16 über einem vorbestimmten Wert liegt. Eine Phasenverschiebung zwischen dem Referenztakt und dem Rückkopplungstakt, die über einem vorbestimmten Wert liegt, zeigt an, dass der Referenztakt fehlt oder fehlerhaft ist und somit bewirkt, dass der PLL nicht eingerastet ist. Die fehlenden Taktimpulse von dem Referenztakt sind in 3 dargestellt.
In Schritt S2 wird der derzeitige Zustand des Phasenregelkreises (PLL) zu dem Zeitpunkt der Entdeckung des fehlenden Referenztakts eingefroren, indem die Ladungspumpe 12 deaktiviert wird (so dass sich der Kondensator in der Ladungspumpe 12 nicht auf- oder entladen kann) und der spannungsgesteuerte Oszillator (VCO) 14 auf einer konstanten Frequenz gehalten wird. In Schritt S3 wird der nächste gültige Eingangsreferenztakt gefunden, und in Schritt S4 wird der nächste PLL-Rückkopplungstaktimpuls an dem Eingang des Phasenfrequenzdetektors (PFD) 11 detektiert. In Schritt S5 wird der Referenztaktteiler 15 bei Übergang des nächsten Rückkopplungstaktimpulses an dem PFD 11 zurückgesetzt und die Ladungspumpe 12 wird aktiviert. Durch Zurücksetzen des Referenzteilers 15 wird die Phasenverschiebung an dem Eingang des PFD 11 minimiert und der Zustand der PLL-Ausgangsfrequenz bleibt im Wesentlichen unverändert. Es ist wichtig, den Referenztaktteiler 15 synchron zur Detektion des nächsten Impulses von dem Rückkopplungsteiler 16 zurückzusetzen, da der Referenzteiler 15 andernfalls in einem undefinierten Zustand fortfährt, und dies wiederum zu einer großen Phasenverschiebung führt.
In Schritt S6 wird die Sequenz neu gestartet und das Referenztaktsignal überwacht, wenn an dem Einrastdetektor 17 detektiert wird, dass der PLL wieder eingerastet ist. In einem analogen PLL speichert das Schleifenfilter 13 den Zustand des Regelkreises während der Zeit, in der der Referenztakt gestört ist. Das Laden und Entladen des Kondensators in dem Schleifenfilter 13 muss dann während der Haltesequenz unterdrückt werden. Somit kann die Ausgangsfrequenz des PLL-Schaltkreises konstant gehalten werden, während der Referenztakt fehlt.
Ein Vorteil dieses Verfahrens besteht darin, dass versucht wird, durch Initialisierung des Referenzteilers und des PFD und anschließende Aktivierung der Ladungspumpe den PLL ad hoc wieder einzurasten. Somit benötigt der PLL für die Wiederherstellung nach einem fehlerhaften Referenztakt keine komplette Einrastsequenz. Dies ist in 3 ersichtlich, in der das Impulsdiagramm der Haltesequenz mit einem Referenztaktteiler von 4 gezeigt wird.
Obwohl die vorliegende Erfindung unter Bezugnahme auf eine bestimmte Ausführungsform beschrieben wurde, ist diese nicht auf diese Ausführungsform beschränkt und dem Fachmann fallen zweifellos Alternativen ein, die innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.

Claims

Verfahren für den Betrieb eines einen Referenztaktteiler (15) enthaltenden PLL-Schaltkreises mit einem Referenztakteingang (ref-in), einem Phasenfrequenzdetektor (11), einer Ladungspumpe (12), einem Schleifenfilter (13), einem spannungsgesteuerten Oszillator (14) und einem Rückkopplungsteiler (16), wobei das Verfahren die folgenden Schritte umfasst: – die Detektion einer Störung eines an den Referenztakteingang (ref-in) angelegten Referenztakts; – die Deaktivierung der Ladungspumpe (12) bei Detektion einer Störung des Referenztakts; – die Überwachung des Referenztakts, um die Wiederherstellung eines normalen Referenztakts zu detektieren; – bei Detektion eines normalen Referenztakts die Detektion des Auftretens des nächsten Impulses von dem Rückkopplungsteiler (16); – die Aktivierung der Ladungspumpe (12) nach Detektion des nächsten Impulses von dem Rückkopplungsteiler (16); – Synchronisieren des Referenztaktteilers (15) und des Rückkopplungsteilers (16) durch Rücksetzen des Referenztaktteilers (15) und des Phasenfrequenzdetektors (11) bei Detektion des nächsten Impulses von dem Rückkopplungsteiler (16).
Verfahren gemäß Anspruch 1, bei dem der Schritt der Detektion einer Störung des Referenztakts den Schritt der Überwachung der Phasenverschiebung zwischen dem Referenz- und dem Rückkopplungstakteingangssignal des Phasenfrequenzdetektors (11) enthält.
Verfahren gemäß Anspruch 1 oder Anspruch 2, und umfassend die Schritte der – Überwachung der Phasenverschiebung zwischen dem Referenz- und dem Rückkopplungstakteingangssignal des Phasenfrequenzdetektors (11) zur Detektion eines eingerasteten Zustands des PLL; und – Rückkehr zu dem Schritt der Detektion einer Störung eines an den Referenztakteingang (ref-in) angelegten Referenztakts bei Detektion eines eingerasteten Zustands des PLL.
PLL Schaltkreis, der einen Referenztaktteiler (15) enthält, mit einem Referenztakteingang (ref-in), einem Phasenfrequenzdetektor (11), einer Ladungspumpe (12), einem Schleifenfilter (13), einem spannungsgesteuerten Oszillator (14) und einem Rückkopplungsteiler (16), ferner umfassend eine Schaltung zur Detektion einer Störung des Referenztakts mit Eingängen, die mit den Eingängen des Phasenfrequenzdetektors (11) verbunden sind, und einem Vergleichsmittel, das angepasst ist, um die Phasenverschiebung zwischen Taktsignalen an den Eingängen der Schaltung zur Detektion einer Störung des Referenztakts mit einem vorbestimmten Wert zu vergleichen, wobei ein Signal zur Anzeige der Störung des Referenztakts bereitgestellt wird, wenn die Phasenverschiebung den vorbestimmten Wert überschreitet, wobei der PLL-Schaltkreis eingerichtet ist, um den Referenztaktteiler (15) und den Rückkopplungsteiler (16) dadurch zu synchronisieren, daß der Referenztaktteiler (15) und Phasenfrequenzdetektor (11) ausgestaltet sind, um bei Detektion eines nächstens Impulses von dem Rückkopplungsteiler (16) nach der Wiederherstellung eines normalen Referenztaktes zurückgesetzt zu werden.
PLL-Schaltkreis gemäß Anspruch 4, und ferner enthaltend eine Schaltung zur Detektion eines eingerasteten Zustands mit Eingängen, die mit den Eingängen des Phasenfrequenzdetektors (11) verbunden sind, und einem Vergleichsmittel, das angepasst ist, um die Phasenverschiebung zwischen Taktsignalen an den Eingängen der Schaltung zur Detektion eines eingerasteten Zustands mit einem vorbestimmten Wert zu vergleichen, wobei ein Signal zur Anzeige eines eingerasteten Zustands bereitgestellt wird, wenn die Phasenverschiebung unter dem vorbestimmten Wert liegt.