JP5005976B2 - ロックの喪失後にフェーズ・ロックド・ループをリセットするための回路 - Google Patents

Description

本発明は、一般に、周期信号のアライメントに関し、より詳細には、フェーズ・ロックド・ループ、ディレー・ロックド・ループ、クロック、及びデータ回復回路等をリセットすることに関する。

米国政府は、防衛脅威削減機関により与えられた契約Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８及び交付Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８−０００１に関連した本発明の或る一定の権利を取得しているものである。

フェーズ・ロックド・ループ（「ＰＬＬ」）は、アナログ電気システム及び通信システムにおいて広範囲に用いられてきた。益々厳しいタイミング制約内で動作する今日の高性能のシステムにおいて、ＰＬＬは、より一般的なデジタル電子回路に導入されつつある。例えば、様々な回路応用に用いられる特定用途向け集積回路（「ＡＳＩＣ」）は、通常、クロック信号分配用のオンチップＰＬＬを含む。

ＰＬＬがクロック分配にもたらす利点は、位相／遅延の補償、周波数の逓倍化及びデューティ・サイクル補正である。ＰＬＬは、１つの周期信号又はクロックを基準クロックの周波数倍数に対して位相合わせすることを可能にする。名前が示すように、ＰＬＬの出力は、入来する基準クロック信号にロックし、基準クロックの平均周波数に等しい周波数を有する周期出力信号を発生する。出力ＰＬＬ信号が基準信号を追跡しているとき、ＰＬＬは「ロックされている」と言われる。

しかしながら、ＰＬＬは、ホールドイン又はロック・レンジと呼ばれる或る限定された周波数範囲又は周波数シフトにわたってのみロックされたままになる。ＰＬＬは、基準周波数がゆっくり変化する場合には、一般に、その基準信号をそのロック・レンジにわたり追跡する。この最大「ロックド・スイープ・レート」は、ＰＬＬがロックを維持できる基準周波数の最大変化率である。周波数が、このロックド・スイープ・レートよりも速く変わる場合、ＰＬＬは、ロック状態から外れる。

予期せずで突然に起こり得る他の要因もロックの喪失を引き起こし得る。例えば、粒子放射（航空宇宙の応用では珍しくない）により引き起こされる単一現象過渡状態（ＳＥＴ）は、ＰＬＬ回路を混乱させ、ロックの喪失を引き起こし得る。宇宙応用、兵器応用、航空応用で用いられる集積回路は、そのような荷電粒子放射に暴露される傾向にある。粒子に誘発された回路の障害はランダムであり、これを、一般に単一現象効果（ＳＥＥ）と呼ぶ。ＳＥＥは、多くの形態を呈する。粒子の衝突により、格納されたデータのビット・フリップ（ｂｉｔ ｆｌｉｐ）や、格納されたデータの他の形の破損をもたらす場合、これは単一現象アップセット（ＳＥＵ）又はソフトウエア・エラーとして知られている。粒子により、論理回路のノード上に過渡電圧障害を引き起こす場合、これはＳＥＴとして知られている。ノードがクロック回路網にある場合、回路ノード上の一時的な電圧障害は、システムの一部で偽クロック・パルスを発生する。検出されない場合、ロックの喪失は、回路動作を混乱させ、それに干渉し得る。

ロックの喪失を検出するために、ロック検出器が用いられる。ロック検出器は、典型的には、基準クロック及びＰＬＬ出力信号を監視する。これらの２つの信号の周波数が比較される。周波数が一致している場合、ＰＬＬはロックされていると判断される。不都合なことに、たとえロック検出器がエラー事象をフラグで示し（ｆｌａｇ）ても、ＰＬＬの一部のコンポーネントは、ＰＬＬがロック状態から外れたときに相変わらず悪影響を受ける。悪影響を受け得る１つのコンポーネントは、電圧制御発振器（ＶＣＯ）である。ＶＣＯは、周期波形を有するＰＬＬ出力信号を生成するために用いられる。その名のとおり、ＶＣＯは、入力電圧信号を表す周波数を有する信号を出力する。

ＰＬＬのロック状態が喪失されているとき、ＶＣＯは信号を出力し続ける。正常動作の下では、この信号は、フィードバック信号を生成するため用いられ、フィードバック信号は、所望の出力を維持するためにＶＣＯへ印加されるべき電圧量を決定するために用いられる。しかしながら、ＰＬＬがロックを喪失すると、このフィードバック信号は、正常動作から外れる。フィードバックのためのフィードバック信号を用いて、ＶＣＯはまた、それが正常動作範囲からはずれた点まで増大又は低減する。これが起こると、ＰＬＬに依拠する回路は悪影響を受ける。

ＶＣＯが正常動作から外れる一例は、ＳＥＥによりチャージ・ポンプ内のキャパシタが放電させられるときに生じるものである。キャパシタの放電は、ＰＬＬ出力信号に著しい偏差を引き起こす場合がある。それに応じて、ロックの喪失がフラグで示される（ｆｌａｇ）。ロックの喪失がフラグで示されるにも拘わらず、ＶＣＯは、周波数を増している波形を有する信号を生成し続ける。最後に、ＡＳＩＣのようなＰＬＬを用いる回路、並びにＰＬＬは、正常動作状態に戻るために全体的にリセットされることが必要となる。

しかしながら、或る環境では、ＰＬＬは、ＰＬＬ又はＰＬＬに依存する回路をリセットする必要なしに、回復し得る。一部のＳＥＴ事象は、ＰＬＬの１サイクルのみに対して破壊を引き起こし得る。これは、ＶＣＯが望ましくない動作範囲へと逸脱するようにさせるのに十分なものではないかも知れない。ＶＣＯは、短時間に自然に回復し得る。従って、ロックが所定の時間の間喪失された後に、フェーズ・ロックド・ループ又はＶＣＯを適切にリセットする回路に対する必要性が存在する。

フェーズ・ロックド・ループ（「ＰＬＬ」）回路をリセットするシステム及び方法が説明される。

一実施形態において、ＰＬＬは、基準クロック信号及びロック検出入力を受け取るリセット回路を備える。別の実施形態において、一連の相互接続されたラッチ又はフリップフロップが、遅延時間を生成するために用いられる。ひとたびリセット回路が、遅延時間よりも大きい時間の間ロック条件を満たしていないことを測定すると、リセット信号を発生する。遅延時間は、相互接続されたラッチの数により決定される。本質的に、基準クロック信号の周期は、一連の相互接続されたフリップフロップの数で乗算される。乗算された周期を用いて遅延時間を生成する。

別の実施形態において、リセット信号のパルス幅は、一連の相互接続されたラッチからの出力信号をパルス整形回路に結合することにより、設定される。そのパルス幅は、相互接続されたフリップフロップからの適切な出力信号を選択することにより、調整される。

更に別の実施形態において、リセット信号は、ＰＬＬ内の電圧制御発振器（ＶＣＯ）と結合される。リセット信号がリセット状態を表す場合、電圧制御発振器は、リセット周波数へと動かされる。他の実施形態において、リセット信号は、ＰＬＬ内の他の回路により用いられる。又は、リセット信号は、ＰＬＬの外部の回路へ出力される。

これら並びに他の態様及び利点は、適宜に添付図面を参照して以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要が、単なる例示であり、特許請求の範囲を限定する意図でないことが理解されるであろう。

現在の好適な実施形態が、添付図面と共に以下に説明され、様々な図面において類似の参照番号は類似のエレメントを指す。

上記で提示されたように、ロック状態の喪失が生じたときフェーズ・ロックド・ループ（ＰＬＬ）をリセットする回路に対する必要性が存在する。従来のＰＬＬは、ロックが喪失されたときに、正常な出力周波数から外れる可能性がある。典型的には、これは、正常な周波数より上又は下の或る周波数へと外れているＰＬＬ内の電圧制御発生器（ＶＣＯ）からの出力信号に起因する。ひとたび出力信号が外れると、外部回路並びにＰＬＬはリセットすることが必要となる。しかしながら、多くの場合、ＰＬＬを採用している外部回路をリセットすることは不都合である。その上、ＰＬＬがリセットされるとき、そのリセットは、ロックの喪失事象よりも非常に遅く行われる。従来のＰＬＬのこれらの不都合な面により、ＰＬＬ内及びＰＬＬを用いる外部回路内に望ましくない遅延及びエラーをもたらす。

単一現象アップセット（ＳＥＵ）又は単一現象過渡現象（ＳＥＴ）を含む単一現象効果（ＳＥＥ）から生じるロック喪失事象のようなロック喪失事象においては、ＰＬＬに使用されるリセット回路提供され、このリセット回路は、ロック状態が喪失されたとき及びＰＬＬ（又はＰＬＬ内のＶＣＯ）をリセットするときを決定する。リセット回路は、ＰＬＬがロックを喪失するときに通常は生じる望ましくない遅延やエラーを防止する。ＳＥＥ事象に加えて、リセット回路は、他のロック喪失事象に対しても用いられ得る。例えば、ロックの喪失は、基準クロック信号が不安定であるために、その基準クロック信号の周波数が意図せずにずれたときに生じる。ロックの喪失の多くの他の環境が存在する。従って、本発明の目的は、ロックの喪失が生じた後に安定したＰＬＬ出力信号を取り戻すためにＰＬＬを効果的にリセットすることである。

ここで図１を参照すると、一例のＰＬＬ１０は、位相−周波数検出器１２、チャージ・ポンプ１４、ロー・パス・フィルタ１６、ＶＣＯ１８、及びロック検出器３０を含む。位相−周波数検出器１２は、信号線２０上の基準クロック信号ＲＥＦＣＬＫと、信号線２２上の導出された（又はフィードバックの）クロック信号（ＦＢＫＣＬＫ）を受け取る。位相−周波数検出器１２からの出力信号は、チャージ・ポンプ１４へ供給される。チャージ・ポンプ１４からの出力信号は、ロー・パス・フィルタ１６に結合される。ロー・パス・フィルタ１６は、ＶＣＯ１８に結合される。ＶＣＯ１８の出力信号は、周波数分割器２８へ供給される。周波数分割器２８の出力信号は、位相−周波数検出器１２及びロック検出器３０に結合される。ロック検出器３０はまた、信号線３２上にロック検出信号（ＬＯＣＫ）を与えるためにＲＥＦＣＬＫを供給される。リセット回路１００は、信号線２０上のＲＥＦＣＬＫ信号及び信号線３２上のＬＯＣＫ信号を受け取る。リセット回路１００は、リセット信号（ＲＥＳＥＴ）を出力し、この信号は、信号線１０２を介してＶＣＯ１８に結合される。また、この例で示されるように、信号線１０４及び１０６上の逓倍されたリセット信号は、ＰＬＬ１０内のコンポーネントに結合されるか、又は外部回路へ出力される。

動作において、位相検出器１２は、２つの入力信号の周波数を比較し、その２つの入力信号の位相差の尺度である出力を発生する。例えば、位相−周波数検出器は、ＲＥＦＣＬＫとＦＢＫＣＬＫとを比較して、ＲＥＦＣＬＫとＦＢＫＣＬＫとの位相／周波数差の大きさに比例する誤差信号を信号線２４上に発生する。説明の目的のため、位相検出器１２の誤差信号はアップ又はダウンの信号又はパルスを備え、チャージ・ポンプ１４がそれを受け取るよう結合される。

信号線２４上の誤差信号はチャージ・ポンプ１４へ送られて、位相検出器１２のＰＬＬ回路の負荷を軽減する。チャージ・ポンプ１４の電流は、ロー・パス・フィルタ１６に蓄積される電荷の大きさを制御し、従って、位相−周波数検出器１２の誤差信号を、ＶＣＯ１８に結合されている信号線２６上の制御電圧信号へと変換する。ＶＣＯ１８は、制御電圧信号に比例する周波数を有する出力信号を発生する。

ＰＬＬ１０がロックされると、ＲＥＦＣＬＫとＦＢＫＣＬＫとの間に一定の位相差が存在し（通常はゼロ）、それらの周波数は一致させられる。その２つの信号が等しい場合、信号線２４上に誤差信号はない。その２つの信号が異なる場合、位相検出器１２は、最終的に、信号線２４上に制御電圧信号を生成する。ＦＢＫＣＬＫがＲＥＦＣＬＫより遅れる場合、位相検出器１２は、チャージ・ポンプ１４に、ＶＣＯ１８が速度を上げるように制御電圧信号を変えさせる。同様に、ＦＢＫＣＬＫがＲＥＦＣＬＫの前へ進む（ｃｒｅｅｐ）場合、位相検出器１２は、チャージ・ポンプ１４に、ＶＣＯ１８の速度を遅くするように制御電圧信号を変えさせる。ロー・パス・フィルタ１６は、チャージ・ポンプ１４からの急激な電圧制御信号を平滑化し、それにより、ＰＬＬ１０は、位相検出器１２により行われる修正が非常に少なくなる状態へと向かう傾向となる。その結果として、信号線３４上のＰＬＬ出力信号が安定したものとなり、様々な集積回路での応用に用いられることができる。１つのそのような応用は、クロック発生回路であり得る。

しかしながら、ＰＬＬ１０が安定した出力信号を生成することができないときの多くの状況が存在する。ロック検出器３０は、ＲＥＦＣＬＫ信号及びＦＢＫＣＬＫ信号を測定することにより、安定した出力信号が出力されているとき又は出力されていないときに、それを示す。安定した出力では無い場合、ロック検出器３０は、ＬＯＣＫを用いて、ロック状態になっていないことを示す。

ロック条件を満たさないようにさせる１つの状況は、ＲＥＦＣＬＫが入力周波数より低すぎるか又は高すぎる場合である。ＰＬＬ回路において、ＶＣＯは、多くの場合、所与の周波数範囲で動作するように設計されている。ＲＥＦＣＬＫが、例えば、低すぎる周波数を有する場合、ＶＣＯは、そのＶＣＯの最低動作周波数に留められる信号を出力する。ＶＣＯ１８の最低動作周波数は、ＲＥＦＣＬＫ周波数より高い周波数である。従って、ＦＢＫＣＬＫ周波数は、ＲＥＦＣＬＫ周波数より高いものとなる。ロック検出器３０が、ＲＥＦＣＬＫ信号とＦＢＫＣＬＫ信号とを評価するとき、ロック検出器３０は、出力周波数の差を弁別して、ＬＯＣＫを通じて「非ロック」状態を示す。

ＰＬＬが信号線３４上に信号を、そしてＬＯＣＫを出力しているとき、リセット回路１００は、ＲＥＦＣＬＫ及びＬＯＣＫの両方を監視する。ロックが検出された場合、リセット回路１００は、「ロー」値を有するＲＥＳＥＴを信号線１０２上に出力する。しかしながら、ＬＯＣＫが、ロックの喪失を示す場合、リセット回路１００は、ロックが喪失されている時間の測定を開始する。ＰＬＬが所定の時間内に回復する場合、ＲＥＳＥＴは、「ロー」に留まる。しかしながら、所定の時間内にロックされない場合、ＲＥＳＥＴは「ハイ」になる。また、ＲＥＳＥＴの「ロー」値がＶＣＯ１８に対するリセットを示すようにＰＬＬを設計し得ることに、注目することが重要である。本発明の実施形態は、ＲＥＳＥＴ信号の電圧の種類やレベルを用いるものに限定されるものではない。他の実施形態においては、ＲＥＳＥＴは電流信号であってよい。

「ハイ」のＲＥＳＥＴ信号を受け取ると、ＶＣＯはリセットする。ＶＣＯ１８をいずれの特定の周波数へリセットしてもよい。ＰＬＬを用いる特定の応用が、ＶＣＯ１８により提供される高い周波数のみを用いる場合、ＶＣＯ１８を、高い周波数へリセットするように設計できる。代替例として、周波数を中間の範囲の値又は低い周波数値に設定できる。

一例のＰＬＬ１０を、約１ＧＨｚのサイクルのクロック発生回路に用いることができる。ＳＥＵ事象中に、ＰＬＬ１０は、ロックを喪失し、正常な出力を取り戻すことができない場合があり得る。ＶＣＯ１８が正常な動作範囲外の周波数までずれていることを含む種々の理由のため、ロックを取り戻すことができない場合があり得る。上記で説明したように、ＶＣＯ１８が所望の周波数（即ち、１ＧＨｚ）へ回復することができるとしても、ＶＣＯ１８がロックを取り戻すのに要する時間は望ましくないものである場合があり得る。また、ＶＣＯ１８は、所与の周波数へと回復することができない場合があり得る。従って、いずれにしても、リセット回路１００は、ＲＥＳＥＴを用いてＶＣＯ１８をリセットする。例えば、ＶＣＯ１８が０．５ＧＨｚの周波数までずれた場合、ＲＥＳＥＴを用いて、ＶＣＯ１８を１ＧＨｚに近い周波数へとリセットする。上記で説明したように、リセットをＲＥＳＥＴを通じて受け取ったＶＣＯ１８の周波数は、ＶＣＯ１８の設計で予め決定されている。

また前に言及したように、リセット回路１００はまた、出力信号を信号線１０４及び１０６上に与え得る。これらの信号は、ＰＬＬ１０内の回路又は外部回路をリセットするために有用である。例えば、ロックを取り戻すことができない場合に、チャージ・ポンプ１４をリセットすることは有益である。チャージ・ポンプ１４をリセットすることは、チャージ・ポンプ１４内のキャパシタを充電又は放電することが含められ得る。また、ＰＬＬ１０がリセットされた場合に、外部回路を更新することが有用であり得る。信号線１０６上の信号は、この例において用いることができる。リセット回路の機能は、ＶＣＯ１８をリセットすることのみに限定されるわけではない。

リセット回路１００がＲＥＳＥＴを発生する仕方を実証するため、リセット回路１００の一実施形態の回路図が図２に示されている。リセット回路１００は、ＲＥＦＣＬＫ及びＬＯＣＫを入力として受け取るように結合され、ＲＥＳＥＴが出力される。ＬＯＣＫは、インバータ１０８で反転される。インバータ１０８の出力及びＲＥＦＣＬＫは、ＮＡＮＤゲート１１０によりＮＡＮＤ演算される。インバータ１０８の出力はまた、Ｄフリップフロップ１１２−１〜１１２−４のリセット入力に結合される。ＮＡＮＤゲート１１０の出力は、Ｄフリップフロップ１１２−１〜１１２−ｎのクロック入力に結合される。

Ｄフリップフロップ１１２−１〜１１２−ｎは相互接続され、一連のＤフリップフロップ１１２−１〜１１２−ｎの中の各Ｄフリップフロップは、そのＤ入力に結合された反転出力を有する。全てのＤフリップフロップ１１２−１及び１１２−ｎは、後続のＤフリップフロップのクロック入力に結合された出力を有し、前のＤフリップフロップからの出力をクロック入力として受け取る。例えば、この実施形態において、Ｄフリップフロップ１１２−２は、Ｄフリップフロップ１１２−１からのＱ出力をクロック入力として受け取り、Ｑ出力をＤフリップフロップ１１２−３のクロック入力へ出力する。

信号線１１４ａとして描かれているリセット・パルス整形タップが、Ｄフリップフロップ１１２−３のＱ出力から取られる。リセット・パルス整形タップ１１４ａは、ＡＮＤゲート１１６で、インバータ１０８の出力とＡＮＤ演算される。説明の目的のため、信号線１１４ｂとして点線で描かれているリセット・パルス整形タップが、Ｄフリップフロップ１１２−２のＱ出力から取られる。リセット・パルス整形タップ１１４ｂは、リセット・パルス整形タップがＤフリップフロップ１１２−１〜１１２−ｎのうちのいずれの出力ででも配置され得ることを伝えるために、示されている。リセット・パルス整形タップ１１４ａ及び１１４ｂの目的は、図３を参照して説明される。

ＡＮＤゲート１１６の出力は、Ｄフリップフロップ１１２−ｎのリセット入力に結合される。Ｄフリップフロップ１１２−２はまた、それより前にあるＤフリップフロップの反転出力をクロック入力として受け取る。この実施形態において、前にあるＤフリップフロップは、Ｄフリップフロップ１１２−４であり、インバータ１１７は、そのＱ出力を反転するために用いられる。本発明の他の実施形態は、より多い又は少ない数のＤフリップフロップ、又は他の種類のフリップフロップやラッチを含むこともできる。出力１２０でのＲＥＳＥＴは、Ｄフリップフロップ１１２−ｎのＱ出力から取られる。

また、図２には、コモン電圧Ｖｎ１１８及び電源電圧Ｖｐ１１９が示されている。Ｖｎ１１８及びＶｐ１１９の両方は、電力をリセット回路１００内の回路へ供給するために用いられる。しかしながら、様々な電源装置及び方法を用いることもできる。

動作において、ＲＥＳＥＴの発生は、図３ａ〜図３ｃを観察することにより理解できる。図３ａに示されるように、ロック条件が満たされているとき、Ｄフリップフロップ１１２−ｎのＱ出力、ＲＥＳＥＴは、「ロー」である。ロックが喪失されているとき、図３ａに示されるように、トレース２１０により表されるＮＡＮＤゲート１１０の出力信号は、ＲＥＦＣＬＫを追跡し始める。

ＲＥＦＣＬＫは、既知の周期（「Ｐ」）２２０を有する。トレース２１０がＲＥＦＣＬＫを追跡すると、ＲＥＦＣＬＫの周期２２０は、その次に、Ｄフリップフロップ１１２−１〜１１２−ｎにより乗算される。最終的に、周期２２０の乗算により、遅延時間（「ｔ」）２２２が生成される。遅延時間２２２は、リセット回路１００に用いられる相互接続されたＤフリップフロップの数「ｎ」により予め決定される。

周期２２０の乗算及び遅延時間２２２の生成は、以下のように説明される。トレース２１０の立ち上がり端を受け取ると、Ｄフリップフロップ１１２−１は、トレース２１２−１により表される信号を出力する。本質的に、トレース２１２−１はＲＥＦＣＬＫに似ているが、トレース２１２−１の周期が２倍大きく且つ位相が１８０度シフトしていることが異なる。同様に、トレース２１２−２〜２１２−４によりそれぞれ表されるＤフリップフロップ１１２−２〜１１２−４の出力信号は、受け取られた入力信号の倍数である。例えば、トレース２１２−１は、Ｄフリップフロップ１１２−２のクロック入力へ入力される信号入力を表す。トレース２１２−２により表されるＤフリップフロップ１１２−２の出力信号は、トレース２１２−１の周期の２倍の大きさの周期を有する。用いられるフリップフロップの数に応じて、遅延時間２２２は、回路設計者の選好に適応させることができる。この実施形態において用いられるフリップフロップの数は５である。従って、遅延時間２２２は次式により計算される。

ｔ＝Ｐ×２^ｎ−１

ＲＥＦＣＬＫの周波数が例えば５００ＭＨｚである場合、周期２２２は、２ｎｓである。遅延時間２２２は、この実施形態においては、３２ｎｓである。しかしながら、より多くのフリップフロップがリセット回路１００に加えられる場合、遅延時間２２２は増大する。例えば、１０個の相互接続されたＤフリップフロップにより、１μｓの遅延時間２２２を生成するであろう。或る実施形態においては、リセット回路１００はタイマと見ることができる。遅延時間２２２は、リセットを指示するＲＥＳＥＴ信号をタイマが送る前に経過しなければならない時間量である。

上記で説明したように、ロック状態は、遅延時間２２２内に取り戻される。場合によっては、ロックの喪失は、過渡的であり、又は遅延時間２２２より短いことがあり得る。ロックがほんの短い時間の間喪失されたとき、ＰＬＬ、又はそのＰＬＬ内のＶＣＯは、ＲＥＳＥＴによりリセットが指示されることなしに回復することができ得る。ＲＥＦＣＬＫのほんの数サイクル内で、ロックの喪失が失われて回復される。図３ｂは、ロックの喪失及び回復の一例を示す。図３ｂにおいて、ＬＯＣＫは、ＲＥＦＣＬＫの「ロー」サイクル中に「ロー」になる。ＬＯＣＫは、ＲＥＦＣＬＫが再び「ハイ」になる前に「ハイ」値に戻る。トレース２１０は、図３ａにおいて示したようには、ＲＥＦＣＬＫを追跡し始めない。従って、ＲＥＳＥＴはリセット状態を示さない。ＬＯＣＫが或る限定された時間量（即ち、遅延時間２２２より短い時間）の間「ロー」になる場合、信号２１０はＲＥＦＣＬＫを追跡し始める。しかしながら、ロックを取り戻すと、Ｄフリップフロップ１１２−１〜１１２−４はリセットされ、ＲＥＳＥＴがリセット状態を示すのを阻止する。

場合によっては、回路設計者は、ＲＥＳＥＴのパルス幅（即ち、リセットを指示するパルスの幅）を調整することを希望する場合があり得る。応用に応じて、一部のＶＣＯ又は他の回路部品は、リセットする時間を他の回路部品より多く取ることもできる。例えば、１ＧＨｚ波形を出力するＶＣＯは、ナノ秒単位でリセットすることが可能であり得る。それに対して、１０ＭＨｚ信号を出力するＶＣＯは、マイクロ秒の単位でリセットするようにできる。リセット・パルス整形タップ１１４ａ、１１４ｂを用いて、ＲＥＳＥＴが「ハイ」に留まる時間量、即ちリセットを示す時間量を調整することができる。

リセット整形パルスが図３ｃに示されている。この例では、ＬＯＣＫは「ロー」から始まる。「ハイ」のＲＥＳＥＴ信号は、トレース２１２−４が「ロー」になるときに発生される。ＡＮＤゲート１１６は、ＬＯＣＫの反転とトレース２１３−３との論理ＡＮＤ（論理積）を出力する。この出力は、それが「ロー」になるときにラッチ１１２−ｎをリセットする。従って、ＲＥＳＥＴが「ハイ」になると、それは、ラッチ１１２−ｎがＡＮＤゲート１１６の「ロー」出力によりリセットされるときに、最終的に「ロー」へと動かされる。ＲＥＳＥＴのパルス幅（「ＰＷ」）２２４は、信号２１２−３の周期の半分である。ＰＷは、下記のように計算されるが、その式において、「ｘ」は、一連のＤフリップフロップの中の１つのフリップフロップの位置である（この実施形態においては、ｘ＝３）。

ＰＷ＝Ｐ×２^ｘ−１

一例として、１ＧＨｚの周波数（２ｎｓの周期）を有するＲＥＦＣＬＫは、８ｎｓのＲＥＳＥＴパルス幅２２４を有する。

別の実施形態において、パルス幅は、図２に示されるように、リセット・パルス整形タップ１１４ｂを信号２１２−２に接続することにより、低減させることができる。１ＧＨｚのＲＥＦＣＬＫを用いる場合、パルス幅２２４は４ｎｓになる。代替例として、より多くのフリップフロップを用いる場合、パルス整形タップは、例えば、連続フリップフロップの第８番目のものに配置される。この例におけるパルス幅２２４は２５μｓとなる。

ＡＮＤゲート１１６がリセット回路１００から排除される場合、パルス幅はｎ番目のフリップフロップにより設定される。即ち、パルス幅は、遅延時間２２２の半分がデフォルト値となる。ＡＮＤゲート１１６の無い実施形態は、大きいパルス幅２２４を必要とする回路に有効であり得る。また、より大きいパルス幅２２４が望まれる場合、ＡＮＤゲート１１６を、パルス幅２２４を任意の所望の幅に増大することを可能にする他の回路と置換することもできる。

上記で開示されたように、上記の実施形態に用いられたＤフリップフロップは、立ち上がり端でトリガされているが、多入力フリップフロップやラッチを含む任意の種類のフリップフロップやラッチを用いることもできる。また、図３ａ〜図３ｃのタイミング図における信号は、矩形波形として描かれているが、信号は様々な波形を取り得ることを理解すべきであり、そのような波形には、正弦波、三角波、又は任意の様々な他の形状のパルスが含まれる。この実施形態における信号は「ハイ」又は「ロー」として表されているが、説明した信号の機能は、「ハイ」又は「ロー」の電圧のみに限定されるわけではない。上記の実施形態における信号線は、反転されることができ、また、複数の動作電圧や電流を備えることもできる。

本実施形態のＰＬＬ及びリセット回路は、多くの形を取ることができる。論理動作の多くは、複数の論理ゲート及び部品の様々な組み合わせにより実行されることができる。多くの応用に対して、本発明の実施形態は、ＤＳＰ（ディジタル信号プロセッサ）、ＡＳＩＣ、又はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）上で実現され得る。好適な実施形態において、ロック検出は、特定の使用のために特定の機能を実行するようにカスタマイズされた特定用途向け集積回路、即ち「ＡＳＩＣ」で実現される。実施形態はまた、ソフトウエア・フェーズ・ロックド・ループのソフトウエアで実現されることができる。これらのループは、ブロックのそれぞれに対してのソフトウエア均等物を用いてＰＬＬを実現する。これらのフェーズ・ロックド・ループは、典型的には、ＤＳＰやマイクロプロセッサ上で実行される。ソフトウエアＰＬＬは、主に、ＤＳＰをプログラムするのが安価且つ容易であることに起因して、一層一般的になってきている。

そこで、上記で説明した装置及び方法は、例えば、ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭのようなキャリア媒体、読み出し専用メモリ（ファームウエア）のようなプログラムされたメモリ、又は、例えば、光学的又は電気的信号キャリアのようなデータ・キャリアの上にソフトウエア・コードとして具体化され得る。従って、コードは、従来のプログラム・コードや、マイクロコードや、例えば、ＡＳＩＣやＦＰＧＡをセットアップ又は制御するコードから成り得る。コードはまた、例えば、再プログラム可能な論理ゲート・アレイのような再コンフィギュレーション可能な装置を動的にコンフィギュレーションするためのコードから成り得る。同様に、コードは、例えば、ベリログ（Ｖｅｒｉｌｏｇ）やＶＨＤＬ（超高速集積回路ハードウエア記述言語）のようなハードウエア記述言語のためのコードから成り得る。当業者が理解しているように、コードは、互いに通信する複数の結合されたコンポーネント間に分配されてもよい。適切である場合には、実施形態はまた、アナログ・ハードウエアを構成するために、フィールド（再）プログラム可能アナログ・アレイ又はそれと類似のデバイス上で動作するコードを用いて実現され得る。

上記の実施形態は、リセット回路を備えるＰＬＬを説明している。上記で提示したように、ＰＬＬ内のリセット回路は、「ロック」状態の喪失が生じたときＰＬＬをリセットするために用いられる。ＰＬＬをリセットすることは、ＰＬＬ内のＶＣＯを所定の周波数値へと引っぱることを含む。所定の周波数の値は、低い、又は高い、又は中間の範囲の動作周波数を含む。ＰＬＬの内部又は外部の他の回路もまた、リセット信号が発生するとリセットされるようにしてもよい。リセット信号の特性はまた、リセット回路により決定されてもよい。遅延時間又はリセット・パルス幅のような特徴は、そのような決定可能な特性の例である。説明した実施形態は単なる例示であり、本発明の範囲を限定するものと取るべきではないことを理解すべきである。特許請求の範囲は、説明された順序又はエレメントに限定されるものとして述べられていない限り、そのように限定されるものと取るよう読むべきではない。従って、特許請求の範囲及びその均等物の範囲及び趣旨内に入る全ての形態は、本発明と主張するものである。

図１は、リセット回路を含むフェーズ・ロックド・ループのブロック図である。 図２は、リセット回路の回路図である。 図３ａは、ロックの喪失後のリセット信号の発生を示すタイミング図である。 図３ｂは、リセット信号の発生をトリガしないロック検出信号の瞬間的な喪失を示すタイミング図である。 図３ｃは、リセット信号のパルス幅を調整する例を示すタイミング図である。

Claims (2)

1. リセット能力を有するフェーズ・ロックド・ループ（ＰＬＬ）であって、
   基準信号及びフィードバック信号を受け取るよう結合されるフェーズ・ロックド・ループと、
   前記基準信号及びロック検出信号を受け取るよう結合されるリセット回路と、
   を備え、
   前記リセット回路は、前記ロック検出信号がロック状態の喪失を示すときにリセットタイマを始動させ、前記リセット回路は、前記ロック検出信号が所定の時間の間ロック状態の喪失を示すとき、リセットを指示するリセット信号を出力し、前記ロック検出信号が、予め設定された時間量の前にロック状態を示す場合、前記リセットタイマをリセットするものであり、
   前記リセット回路は、
   前記基準信号を受け取るよう結合される第１の入力と、前記ロック検出信号を受け取るよう結合される第２の入力と、出力とを有する論理回路と、
   前記論理回路の前記出力と結合された入力と、前記リセット信号を出力する出力とを有する相互接続されたラッチと、
   前記相互接続されたラッチのうちの１つのラッチのラッチ出力に結合されるパルス整形タップと、
   前記のロック検出の入力と前記パルス整形タップとに結合され、前記相互接続されたラッチをリセットすることにより、前記リセット信号のパルス幅を決定するパルス整形回路と
   を更に備える、
   フェーズ・ロックド・ループ。
2. 請求項１記載のフェーズ・ロックド・ループであって、前記相互接続されたラッチが、相互接続されたＤフリップフロップである、フェーズ・ロックド・ループ。

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