KR100247006B1 - 영위상에러 빌딩된 디지털프로세서 위상동기루프 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:

망동기 클럭(Network Synchronization clock)을 사용하는 시스템

나. 발명이 해결하려고 하는 기술적 과제:

망동기 클럭(Network Synchronization clock)을 사용하는 시스템에서 기준클럭소오스(Reference clock source)가 바뀌었을 때 보다 안정되게 제어될 수 있게 한다.

다. 그 발명의 해결방법의 요지:

본 발명은 영위상 에러 빌딩부를 이용하여 초기 위상 에러를 0으로 함으로써 DP-PLL의 동작을 보다 정확하게 제어할 수 있다.

라. 발명의 중요한 용도:

시스템의 망동기

Description

영위상에러 빌딩된 디지털프로세서 위상동기루프 {DPLL BUILDING ZERO PHASE ERROR}

본 발명은 시스템 망동기(network synchronization)에 관한 것으로, 특히 안정된 망동기 기능을 위해 사용되는 디지털 프로세서 위상동기루프(Digital Processor Phase Locked Loop: 이하 DP-PLL이라 칭함)에 관한 것이다.

도 1은 통상적인 DP-PLL 회로 구성도를 보여주고 있다. 통상적인 DP-PLL은 도 1에 도시된 바와 같이, 기준클럭 선택부 2, 위상비교기 4, 위상 제어부 6, DAC(Digital to Analog Converter) 8, VCXO(Voltage Controlled Crystal Oscillator) 10, 및 N분주기 12로 구성한다. 멀티 기준 소오스들(multi reference source)로부터 제공되는 다수의 예컨대, 8KHz의 기준클럭신호들 REF 1, REF 2, ....., REF n은 기준클럭 선택부 2에 인가된다. 기준클럭 선택부 2는 위상제어부 6의 기준클럭 선택 제어(CKSEL신호 인가)에 의거하여 하나의 기준클럭 REF CLK를 선택하여 위상비교기 4로 출력한다. 위상비교기 4는 상기 기준클럭 REF CLK를 VCXO 10의 출력단에서 피이드백되어 N분주기 12에서 N분주된 클럭신호 FEED CLK와 위상 비교를 수행하여 그 차를 검출하고 그 값을 위상제어부 6으로 출력한다. 이때 출력되는 데이타는 예컨대, 8비트이다. 위상제어부 6은 위상 락(lock)을 위한 위상제어 및 지터억압을 위한 로우패스필터링 등을 수행하여 예컨대, 16비트의 결과데이타를 DAC 8로 출력한다. 위상제어부 6은 위상제어 수행을 위해 위상제어용 소프트웨어 알고리즘을 사용한다. DAC 8은 위상제어부 6으로부터 출력되는 16비트의 결과데이타를 아날로그신호로 변환하여 VCXO 10으로 인가한다. VCXO 10은 아날로그신호를 입력으로 그의 순시주파수에 추수(追隨)하여 동작한다. VCXO 10의 동작에 의해 위상 락이 이루어지며, 만약 위상 락이 이루어지지 않으면 VCXO 10의 출력클럭 VCXO CLK는 N분주기 54를 통하여 계속 피이드백된다. 이러한 동작의 반복에 의해 DP-PLL은 결국 클럭의 위상을 락시킨다.

멀티 기준클럭 소오스(multi reference clock source)를 갖는 망동기 클럭 기능을 갖는 도 1와 같은 일예의 DP-PLL회로에서, 기준클럭 소오스의 변경시(다른 기준클럭 소오스를 선택시) 변경된 기준클럭 소오스 REF CLK와 피이드백 클럭 FEED CLK와의 초기 위상차는 도 2에 도시된 바와 같이 -180˚∼ 0˚∼ +180˚범위에서 랜덤(random)하게 발생한다. 도 2에서는 상기 변경된 기준클럭 소오스 REF CLK와 피이드백 클럭 FEED CLK와의 초기 위상차

와 초기 위상차 발생이 가능한 범위 A(= -180˚∼ 0˚∼ +180˚)를 일예로 보여주고 있다. DP-PLL은 위상차 발생을 검출하기 위해 위상 비교기 4를 설계시, 예컨대 도 2에 도시된 바와 같이 기준클럭 REF CLK와 피이드백 클럭 FEED CLK이 이진 논리 "하이(H)"인 구간 동안 시스템클럭에 응답해 카운트되게 한다. 카운트된 값은 위상에러 카운트 값으로서 실제 위상 차

에 대응한다.

도 1의 위상 제어부 6은 초기 위상에러 카운트 값, 2차 위상 에러 카운트 값, 3차 위상 에러 카운트 값, ...., m차(m=정수로서 미리 정해진 값이다. 예컨대, 2¹⁵) 위상 에러 카운트 값까지의 위상 에러 카운트 값들을 누적하고, 누적된 전체 위상 에러 카운트 값을 참조하여 위상 락(lock)을 위한 위상 제어 값을 출력한다.

기준클럭 REF CLK의 주파수를

이라 정의하고, 피이드백 클럭 FEED CLK의 주파수를

이라 정의하면, 기준클럭 REF CLK 대비 피이드백 클럭 FEED CLK의 위상차 값

은 하기 수학식 1과 같이 표현된다.

도 1에 예시된 바와 같은 DP-PLL에서 기준클럭 REF CLK 대비 피이드백 클럭 FEDD CLK과의 위상 차는 동일 극성의 위상차 값

를 유지할 때 실제의 상태에 따른 m차 위상 에러 카운트 값까지의 유효한 위상 에러 카운트 값들을 축적할 수 있다. 이를 하기에서 더욱 구체적으로 설명한다.

DP-PLL에서의 정상적인 위상 락 제어는 다음과 같다. 기준클럭 REF CLK가 피이드백 클럭 FEED CLK보다 주파수가 낮으면(즉, f_F＞f_R) 피이드백 클럭 FEED CLK에 대해서 위상 지연(phase delay) 제어를 수행해야 하고, 기준클럭 REF CLK가 피이드백 클럭 FEED CLK보다 주파수가 높으면(즉, f_F＜f_R) 피이드백 클럭 FEED CLK에 대해서 위상 진연(phase lag) 제어를 수행해야 한다. 그런데, 도 1과 같은 DP-PLL은 하기와 같은 (1)의 경우 위상 지연제어를 수행해야 할 때 위상 진연제어를 수행하고, (2)와 같은 경우 위상 진연제어를 수행해야할 때 위상 지연제어를 수행하는 문제점을 가지고 있다. 이 문제를 설명하기 위해 도 3, 도 4, 및 도 5과 참조되어질 것이다. 도 3은 도 3은 DP-PLL회로 위상검출 전달함수 그래프이고, 도 4는 도 1중 VCXO 전달함수 그래프이며, 도 5는 DP-PLL의 위상제어부 6에서 수행하는 소프트웨어 알고리즘을 보여주는 도면이다.

(1) 기준클럭 REF CLK의 위상이 피이드백 클럭 FEED CLK의 위상보다 앞서 있을 경우(

,theta_0 ~>=~0,theta~<=~0)

의 위상 값은, x=0 일 때

x=1 일 때

x=2 일 때

x=3 일 때

…

도 3과 같이 위상검출된 값theta_0 는 양의 큰 값이 되었을 때 전체 누적 위상 차 값은 도 5에 도시된 DP-PLL 소프트 알고리즘을 통하여 W값은 양의 수가 된다. 이 양의 수는 도 3의 DP-PLL 위상검출 전달함수와 도 4의 VCXO 전달함수와의 변환을 위하여 도 5에 도시된 바와 같이 W값에 7FFF(hexa)값을 더한다. 이 결과의 값은 도 4의 전달함수에 맞는 값이 된다. 그러므로 알고리즘을 통한 값은 양의 값 즉, W+7FFF의 값은 도 4의 전달함수에 의하여 VCXO 10의 제어 값을 더욱 빠르게 한다. 그러므로 다음 위상차 누적시기에는 기준클럭 REF CLK와 피이드백 클럭 FEED CLK과의 위상차는 더욱 커지게 된다.

(2) 기준클럭 REF CLK의 위상이 피이드백 클럭 FEED CLK의 위상보다 뒤져 있을 경우(

,theta_0 ~<=~0,theta~>=~0)

의 위상 값은, x=0 일 때

x=1 일 때

x=2 일 때

x=3 일 때

…

도 3과 같이 위상검출된 값theta_0 는 음의 큰 값이 되었을 때 전체 누적 위상 차 값은 도 5에 도시된 DP-PLL 소프트 알고리즘을 통하여 W값은 음의 수가 된다. 이 음의 수는 도 3의 DP-PLL 위상검출 전달함수와 도 4의 VCXO 전달함수와의 변환을 위하여 도 5에 도시된 바와 같이 W값에 7FFF(hexa)값을 더한다. 이 결과의 값은 도 4의 전달함수에 맞는 값이 된다. 그러므로 알고리즘을 통한 값은 양의 값 즉, W+7FFF의 값은 도 4의 전달함수에 의하여 VCXO 10의 제어 값을 더욱 느리게 제어한다. 그러므로 다음 위상차 누적시기에는 기준클럭 REF CLK와 피이드백 클럭 FEED CLK과의 위상차는 더욱 작아지게 된다.

따라서 본 발명의 목적은 망동기의 정확성과 성능이 개선된 디지털 프로세서 위상동기루프를 제공하는데 있다.

상기한 목적에 따라 본 발명은, 초기 위상 차 값을 theta_0 =0가 되게하여 기준클럭 REF CLK와 피이드백 클럭 FEED CLK간의 초기 위상을 정렬하게 한다.

도 1은 통상적인 DP-PLL 구성도,

도 2는 도 1와 같은 일예의 DP-PLL회로에서, 기준클럭 소오스의 변경시 변경된 기준클럭 소오스 REF CLK와 피이드백 클럭 FEED CLK와의 초기 위상차 및 그 발생 가능한 범위를 보여주는 도면,

도 3은 DP-PLL회로 위상검출 전달함수 그래프,

도 4는 도 1중 VCXO 전달함수 그래프,

도 5는 DP-PLL의 위상제어부 6에서 수행하는 소프트웨어 알고리즘을 보여주는 도면,

도 6은 본 발명의 실시예에 따른 DP-PLL 구성도,

도 7은 도 6의 영위상 에러 빌딩부의 구체 회로구성도,

도 8은 본 발명의 실시 예에 따른 타이밍도.

이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들중 동일한 구성요소들은 가능한한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명의 실시예에서는 초기 위상차 값을 θ₀=0이 되게 두 신호(기준클럭 REF CLK와 피이드백 클럭 FEED CLK) 간의 초기 위상을 정렬하게 한다. 이렇게 했을 경우 초기 위상차 상태를 보면 아래와 같다.

(1) 기준클럭 REF CLK의 위상이 피이드백 클럭 FEED CLK의 위상보다 앞서 있을 때(theta_0 ~=~0,theta~<=~0)

의 위상값은 x=0 일 때

x=1 일 때

x=2 일 때

x=3 일 때

…

초기 위상차 θ₀의 값이 0일 때 전체 누적된 위상차값

는 도 3에 도시된 바와 같이 음의 값을 갖는다. 이 음의 값은 VCXO 제어 값이기 때문에 결국은 피이드백 클럭 FEED CLK의 위상을 빠르게 제어한다. 빨라진 피이드백 클럭 FEED CLK는

값을 0에 가깝게 하여 DP-PLL이 위상 락(Phase lock)을 하게 한다.

(2) 기준클럭 REF CLK의 위상이 FEED CLK의 위상보다 뒤져 있을 때(theta_0 ~=~0,theta~>=~0)

의 위상값이 x=0 일 때

x=1 일 때

x=2 일 때

x=3 일 때

…

초기 위상차 θ₀의 값이 0이 되었을 때 전체 누적된 위상차값

는 도 3에 도시된 바와 같이 양의 값을 갖는다. 이 양의 값은 VCXO 제어 값이기 때문에 결국은 피이드백 클럭 FEED CLK의 위상을 느리게 제어한다. 느려진 피이드백 클럭 FEED CLK는

값을 0에 가깝게 하여 DP-PLL이 위상 락(hase lock)되게 한다.

이와 같이 초기에 위상차값을 θ₀= 0 로 할 때 기준클럭 REF CLK와 FEED CLK 간에 발생되는 위상차를 정확하게 하여 정확한 전체누적 위상차를 발생 시켜 더욱더 정밀하게 VCXO 제어를 할 수 있다.

도 6은 본 발명의 실시 예에 따른 DP-PLL 구성도이다. 본 발명의 실시예에 따른 DP-PLL 구성은 도 1에 도시된 DP-PLL에서 영위상 에러빌딩부(zero phase error building unit) 100에 추가되어 있다. 상기 영위상 에러빌딩부 100은 기준클럭선택부 2에서 선택된 기준클럭 REF CLK와 VCXO 10에서 출력되는 VCXO CLK를 이용하여 기준클럭 REF CLK 선택시(기준클럭선택신호 CKSEL인가시) 위상비교기 4로 피이드백되는 피이드백클럭 FEED CLK의 위상이 상기 기준클럭 REF CLK의 위상 차가 없도록 N분주기 12를 제어한다.

도 7은 도 6의 영위상 에러 빌딩부 100의 구체 회로구성도이다. 상기 영위상 에러발딩부 100은 선택된 기준클럭 REF CLK와 피이드백 클럭 FEED CLK를 이용하여 상기 기준클럭 REF CLK와 상기 피이드백 클럭 FEED CLK의 위상차가 "0"가 되도록 피이드백 카운터 리셋신호 FBC_RST를 발생하여, 상기 출력클럭을 N분주시키는 N분주기 12내 피이드백 카운터를 리셋시키는 피이드백 카운터 리셋신호발생부 30과, 기준클럭 소오스의 변경 이외의 구간에는 상기 피이드백 카운터 리셋신호 FBC_RST의 발생을 블로킹하는 리셋신호 블로킹부 40로 구성한다.

도 8은 본 발명의 실시예에 따른 타이밍도를 보여주고 있다.

본 발명의 실시예에 따른 영위상 에러빌딩부 100의 동작은 기준클럭 소오스(reference clock source)의 변경이 되면서 위상제어부 6에 의해 선택되어진 기준클럭 REF CLK와 출력단에서 피이드백되는 피이드백 클럭 FEED CLK과의 관계에서 두 신호 간에 발생하는 초기 위상차가 "0"이 되도록 한다. 이러한 영위상 에러빌딩부 100의 동작을 도 6,7,8을 참조하여 더욱 상세히 설명한다.

먼저 기준클럭 소오스가 변경되지 않을 경우 영위상에러빌딩부 100의 동작을 도 6 및 도 7을 참조하여 설명한다. 기준클럭 소오스가 변경되지 않을 경우 기준클럭선택신호 CKSEL의 상태는 이진논리 "0"상태이다. 그에 따라 리셋신호 블로킹부 40의 디형 플립플롭 58의 출력은 이진 논리 "1"상태이 되고, 피이드백카운터리셋신호 발생부 30의 디형 플립플롭 50,52는 프리세트되므로 각각의 출력이 모두 이진논리 "1"상태가 된다. 그러므로 기준클럭 소오스가 변경되지 않을 경우 상기 피이드백카운터리셋신호 발생부 30에서 출력되는 피이드백 카운터리셋신호 FBC_RST는 이진논리 "0"상태가 된다.

다음으로 기준클럭 소오스가 변경될 경우 영위상에러빌딩부 100의 동작을 도 6, 도 7 및 도 8을 참조하여 설명한다. 도 6의 위상제어부 6이 기준클럭선택부 2로 기준클럭 소오스 변경을 위한 기준클럭선택신호 CKSEL을 인가하면, 기준클럭선택부 2는 상기 위상제어부 6의 기준클럭선택신호 CKSEL의 상태에 의거하여 다수의 기준클럭들중 하나를 선택하여 위상비교기 4 및 영위상 에러 빌딩부 100으로 출력한다. 상기 위상제어부 6은 기준클럭 소오스 변경시 기준클럭선택신호 CKSEL을 영위상에러빌딩부 100으로도 인가한다. 이때의 기준클럭 선택신호 CKSEL의 이진논리 상태는 "1(H)"이다. 리셋신호 블로킹부 40의 디형 플립플롭 58의 클리어단(C)에 기준클럭선택신호 CKSEL="1"이 인가됨에 따라 상기 디형 플립플롭 58의 출력은 이진 논리 "0"상태이 되고, 피이드백 카운터 리셋신호 발생부 30의 디형 플립플롭 50,52는 정상적인 동작을 수행한다. 즉, 디형 플립플롭 50은 선택된 기준클럭 REF CLK을 클럭 VCXO CLK에 응답하여 래치하여 도 8에 도시된 바와 같은 클럭 RCK 1을 출력한다. 디형 플립플롭 52는 상기 클럭 RCK 1을 클럭 VCXO CLK에 응답하여 래치하여 도 8에 도시된 바와 같은 클럭 RCK 2를 출력한다. 상기 클럭 RCK1과 RCK2는 일입력반전된 앤드게이트 54에 인가되는데, 상기 게이트 54는 상기 클럭 RCK1과 RCK2이 배타적인 논리값을 갖을 때 도 8에 도시된 바와 같은 이진논리 "1"의 상태의 피이드백 카운터 리셋신호 FBC_RST를 출력한다. 피이드백 카운터 리셋신호 FBC_RST="1"은 N분주기 12에 인가되어 N분주기 내부에 있는 클럭 VCXO CLK N분주용 피이드백 카운터를 리셋시킨다. 그에 따라 N분주기 12는 기준클럭의 듀티 폭 D의 1/2의 듀티 폭(D/2)동안 이진논리 "1"상태를 가지다가 이진논리 "0"상태로 천이한다. 그에 따라 위상비교기 4에서 비교되는 기준클럭 REF CLK와 피이드백 클럭 FEED CLK의 초기위상 차는 "0"가 된다.

한편 영위상 에러 빌딩부 100은 기준클럭 소오스의 변경 이외의 구간에 상기 피이드백 카운터 리셋신호 발생을 블로킹해야한다. 영위상 에러 빌딩부 100의 리셋신호 블로킹부 40은 기준클럭 소오스의 변경 이외의 구간에 상기 피이드백 카운터 리셋신호 발생을 블로킹하는 역할을 수행한다. 더욱 구체적으로 설명하면, 기준클럭 소오스 변경에 의해 피이드백 카운터 리셋신호 발생부30에서 출력되는 피이드백카운터리셋신호 FBC_RST는 인버터 56을 통해 리셋신호블로킹부 40의 디형 플립플롭 58의 클럭단에 인가된다. 그에 따라 디형 플립플롭 58은 VCC가 공급되고 있는 입력단(D)의 이진논리 "1"상태를 출력단(Q)으로 출력한다. 이에 의해 피이드 백 카운터 리셋신호 발생부 30의 디형 플립플롭 50,52의 프리세트단(P)에는 이진논리 "1"가 인가되므로 디형 플립플롭 50,52는 프리세트 된다. 그 결과 디형 플립플롭 50,52의 각각의 출력이 모두 이진논리 "1"상태가 된다. 그러므로 기준클럭 소오스가 변경되지 않을 경우 상기 피이드 백 카운터 리셋신호 발생부 30에서 출력되는 피이드백 카운터리셋신호 FBC_RST는 이진논리 "0"상태가 된다.

도 8에 도시된 바와 같이 클럭 소오스 변경에 의해 선택된 기준클럭 REF CLK과 보정된 피이드백 클럭 FEED CLK의 상관 관계에서 위상에러 카운트 영역을 얻을 수 있다. 이렇게 함으로서 이 위상에러카운트 영역은 기준클럭 소오스의 변경이 발생 할 때마다 항상 동일하게 되므로 초기 위상 차를 고정시켜준다.

상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.

상술한 바와 같이 본 발명은 영위상에러빌딩부를 이용하여 초기 위상 에러를 0으로 함으로써 DP-PLL의 동작을 보다 정확하게 제어할 수 있다. 본 발명은 망동기 클럭(Network Synchronization clock)을 사용하는 시스템에서 기준클럭소오스(Reference clock source)가 바뀌었을 때 보다 안정되게 제어될 수 있게 한다. 즉, 다양한 데이터 통신장치의 종류에 적용하여 망 동기를 안정시킴으로써 그 활용도가 높다.

Claims (4)

1. 다수개의 기준클럭 소오스들을 선택하여 망동기 클럭을 사용하는 시스템의 위상 디지털 프로세서 위상동기루프에 있어서, 상기 위상동기 루프 출력단에서 발생하는 출력클럭을 N분주하여 피이드백 되는 피이드 백 클럭을 제공하며, 기준클럭 소오스 변경에 따른 제어시 상기 피이드백 클럭이 리셋되어 제1 논리 상태로 되고 소정 구간 후에 제2 논리 상태로 천이되는 N분주기와;

   상기 기준클럭 소오스의 변경에 따라 선택된 기준클럭과 상기 피이드백 클럭간의 초기 위상 차가 ″0″이 되도록 제어하는 영위상 에러 빌딩부를 포함하며;

   상기 영위상 에러 빌딩부는; 상기 선택된 기준클럭과 상기 피이드백 클럭을 이용하여 상기 기준클럭과 상기 피이드백 클럭간의 위상차가 ″0″가 되도록 피이드백 카운터 리셋신호를 발생하여, 상기 N분주기내 카운터를 리셋시키는 피이드백 카운터 리셋신호 발생부와, 기준클럭 소오스의 변경 이외의 구간에는 상기 피이드백 카운터 리셋신호 발생을 블로킹하는 리셋신호 블로킹부로 구성함을 특징으로 하는 디지털 프로세서 위상동기루프.
2. 제1항에 있어서, 상기 피이드백 카운터 리셋신호 발생부는, 상기 위상동기루프의 출력클럭에 응답하여 상기 선택된 기준클럭을 래치출력하는 제1 디형 플립플롭과, 상기 위상동기루프의 출력클럭에 응답하여 상기 제1 디형 플립플롭의 출력을 래치 출력하는 제2 디형 플립플롭과, 제1 디형 플립플롭의 출력과 제2 디형 플립플롭의 출력을 논리 조합하여 상기 피이드백 카운터 리셋신호를 발생하는 게이트부로 구성함을 특징으로 하는 디지털 프로세서 위상동기루프.
3. 제1항에 있어서, 상기 리셋신호 블로킹부는 기준클럭 소오스의 변경시 발생되는 상기 피이드백 카운터 리셋신호의 상태에 응답하여 상기 제1, 제2 디형 플립플롭을 프리세트 시키는 플립플롭으로 구성함을 특징으로 하는 디지털 프로세서 위상동기루프.
4. 제2항에 있어서, 소정 구간은 상기 선택된 기준클럭 듀티 폭의 반 기간임을 특징으로 하는 디지털 프로세서 위상동기루프.

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