JPH10303745A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】係数乗算器をＶＣＯの後段に配置し、係数を適
宜制御する方式のＰＬＬ回路において、最適設定値を選
択するために、ＶＣＯ制御電圧レベルを監視し、最もセ
ンター電圧に近い電圧でロックする設定値を選択するよ
うにする。 【解決手段】第１の基準信号に同期した整数倍の周波数
を有するクロック出力を生成するＰＬＬ回路において、
第１の基準信号と比較信号との位相差に応じた制御信号
を出力する位相比較回路と、制御周波数帯内の周波数を
有する発振器と、発振器からの信号の周波数に係数を乗
算する係数乗算回路と、ロックはずれ検出信号とはずれ
方向検出信号を出力するロックはずれ検出回路と、ロッ
クインすべき係数設定信号を出力する係数Ｑ制御回路
と、ＶＣＯ制御電圧レベルを監視するＡ／Ｄコンバータ
とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマ・ディス
プレイ・パネル（ＰＤＰ）や液晶表示パネル（ＬＣＤ）
等の表示装置に関し、特に、水平同期信号から所定の周
波数のシステムクロックを生成するフェイズ・ロックド
・ループ回路（以下ＰＬＬ回路とする）の改良に関す
る。

【０００２】

【従来の技術】ＰＤＰやＬＣＤを用いた表示装置は、ビ
デオ再生装置等から出力される映像信号、水平同期信号
および垂直同期信号を含むコンポジット信号を入力し、
それぞれの信号に分離し、水平同期信号をもとにＮ倍
（Ｎは２以上の整数）したシステム・クロックをＰＬＬ
回路により生成し画像処理に使用している。

【０００３】このシステム・クロックは、例えば、アナ
ログＲＧＢ信号のサンプリング用のクロック信号として
利用されたり、表示部での表示クロック信号として利用
されたりする。従って、このシステム・クロックの周波
数の乱れは、表示画面の乱れにつながることになる。

【０００４】図９は、従来のＰＬＬ回路の概略を示すブ
ロック図である。基本的な構成は、位相比較回路２０、
ローパスフィルタ（ＬＰＦ）２１、電圧制御発振器（Ｖ
ＣＯ：Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃ
ｉｌｌａｔｏｒ）２２、１／Ｎ分周器２４からなる。

【０００５】このＰＬＬ回路では、コンポジット信号か
ら同期分離された水平同期信号である基準信号Ｈ．ＲＥ
ＦのＮ倍の周波数のクロックｆout が生成される。そし
て、クロックｆout をＮ分の１に分周した比較信号Ｈ．
ＶＡＲＩがフィードバックされて、位相比較回路２０に
て基準信号Ｈ．ＲＥＦとの位相差が検出される。

【０００６】位相比較回路２０の出力の位相差検出パル
スは、位相差に応じたパルス幅を有し、ローパスフィル
タ２１によって積分され、そのパルス幅に応じた値のＶ
ＣＯ制御電圧３０が電圧制御発振回路２２に入力され
る。

【０００７】そして、基準信号Ｈ．ＲＥＦと比較信号
Ｈ．ＶＡＲＩとの位相差に応じて電圧制御発振回路２２
の周波数が変更され、最終的にクロックｆout が基準信
号Ｈ．ＲＥＦと同期するよう制御される。

【０００８】図１０は電圧制御発振器２２の一般的特性
を示す。ＶＣＯ制御電圧が、Ｖ1 からＶ2 に変化する
と、ＶＣＯ出力周波数はｆ1 からｆ2 に変化する。ま
た、ＶＣＯ制御電圧がＶs の場合は、ＶＣＯ出力周波数
はｆs となる。

【０００９】更に従来のＰＬＬ回路では、ロック制御可
能なクロックｆout の周波数範囲を見かけ上拡張するた
めに、図９に示すように係数乗算器２３を電圧制御発振
回路２２の後段に設け、その係数Ｑをロックはずれ検出
回路２５と係数Ｑ制御回路２６により生成される係数設
定信号２９により可変設定している。

【００１０】ロックはずれ検出回路２５からはクロック
ｆout が基準信号Ｈ．ＲＥＦの位相からはずれて制御不
可能になったことを検出するロックはずれ検出パルス２
７とそのはずれ方向（基準信号Ｈ．ＲＥＦに対して比較
信号Ｈ．ＶＡＲＩの位相が進みか遅れか、又はクロック
ｆout が高い周波数か低い周波数か）を検出するはずれ
方向検出パルス２８とが出力される。

【００１１】図１１にて、ロック制御可能なクロックｆ
out の周波数範囲を見かけ上拡張している点について説
明する。例えば、今仮に係数がＱn の場合で、ローパス
フィルタ２１の出力であるＶＣＯ制御電圧がＶs である
とする。基準信号Ｈ．ＲＥＦの周波数が変動したり、あ
るいはＰＬＬ回路特有の揺らぎが生じたとしても、ＶＣ
Ｏ制御電圧がＶs を中心にして変動することで出力クロ
ックｆout の位相も追従することになる。

【００１２】そして、基準信号Ｈ．ＲＥＦと比較信号
Ｈ．ＶＡＲＩとの位相が大きくずれた場合には、ロック
はずれが検出され、係数Ｑ制御回路２６によりその上の
係数Ｑn+1 が選択され、より高い周波数帯ｆs ×Ｑn+1
での制御に切り替わる。従って、ロックはずれの検出に
伴い係数を適宜選択していけば、ＶＣＯ制御電圧の範囲
が限られていても見かけ上制御可能な周波数帯を広くす
ることができる。

【００１３】

【発明が解決しようとする課題】図１１に示した通り、
隣接する制御直線が共通の周波数帯を持つように係数乗
算器の係数が設定されている。これは方式上さけられな
いことである。その結果、図１２に示すように任意の周
波数に対してＡ点とＢ点のいずれでもロックされる場合
がある。

【００１４】仮に、ＰＬＬ回路がロックインされている
定常状態から、ＰＬＬ回路に入力される基準信号Ｈ．Ｒ
ＥＦが異なる周波数に変更されてロックはずれが生じた
とする。ＰＬＬ回路は、上記のロックはずれ検出パルス
２７等により別のロックされうる係数に設定値が変更さ
れる。

【００１５】この場合、仮にＢ点でロックされたとする
と、ＶＣＯ制御電圧の電圧値ＶL の前後には制御周波数
帯が存在するので、基準信号Ｈ．ＲＥＦと比較信号Ｈ．
ＶＡＲＩとの位相差の変動に追従してロック状態を維持
することができる。

【００１６】一方、Ａ点でロックされたとする。ＰＬＬ
回路は回路上の問題からジッタと呼ばれる微小な揺らぎ
を持っている。ところがＡ点でロックインされている
と、ＶＣＯ制御電圧の上限点Ｖ2 であるため、その上側
の範囲ではＰＬＬ回路はロック制御できなくなる。これ
は、例えば、ローパスフィルタ２１の出力のＶＣＯ制御
電圧が電源電圧値以上を出力できないこと等に起因す
る。その為、Ａ点でロックインする場合は、前記の揺ら
ぎに伴ってＰＬＬ回路の出力のクロックｆout が追従で
きなくなる。

【００１７】かかる現象が発生すると、例えばクロック
ｆout をアナログ映像信号のサンプリングクロックとし
て使用する場合には、サンプリング点が不安定になり、
画面上では映像が揺れる等の不都合を招くことになる。

【００１８】そこで、本発明の目的は、上記問題点を解
決したＰＬＬ回路を提供することにある。更に、本発明
の目的は、ある設定係数での周波数可変範囲の上限点ま
たは下限点でロックすることを回避することができるＰ
ＬＬ回路を提供することにある。

【００１９】更に、本発明の目的は、ロックはずれが生
じた場合にＶＣＯ制御電圧の中央値付近でロックイン制
御が可能なＰＬＬ回路の係数乗算器の係数に設定するこ
とができるＰＬＬ回路を提供することにある。

【００２０】

【課題を解決するための手段】上記の目的は、本発明に
よれば、第１の基準信号を入力し第１の基準信号に同期
した整数倍の周波数を有するクロック出力を生成するＰ
ＬＬ回路において、第１の基準信号とクロック出力を前
記整数分の１に分周した比較信号との位相差に応じた制
御信号を出力する位相比較回路と、位相比較回路の制御
信号に応答して所定の制御周波数帯内の周波数を有する
信号を出力する発振器と、発振器からの信号の周波数に
係数を乗算した周波数を有するクロック出力を出力する
係数乗算回路と、第１の基準信号と比較信号を入力し、
この両信号の位相がずれるロックはずれを検出した時に
ロックはずれ検出信号とはずれ方向検出信号を出力する
ロックはずれ検出回路と、ロックはずれ検出信号とはず
れ方向検出信号とを入力し、制御電圧が発振器の制御電
圧範囲の基準値付近に位置する係数に対応する係数設定
信号を係数乗算回路に供給する係数制御回路とを有する
ことを特徴とするＰＬＬ回路を提供することにより達成
される。

【００２１】上記発明によれば、ロックはずれが発生し
た場合に、新たに設定される係数は、ＶＣＯ制御電圧が
制御電圧範囲の基準値付近に位置するため、乗算制御周
波数帯の中央部にクロック出力が位置するような係数が
選択されるので、従来の如く制御周波数帯の上限または
下限値付近でロックインされることが防止される。

【００２２】また、本発明のＰＬＬ回路における係数制
御回路は、クロック出力の任意の周波数に対して、ロッ
クイン可能な異なる複数の係数を予め有し、ロックはず
れ検出信号に応答して、クロック出力の周波数でロック
イン可能な複数の係数のうち、制御電圧が前記発振器の
制御電圧範囲の基準値付近になる係数を選択し、選択さ
れた係数に対応する係数設定信号を係数乗算回路に供給
することを特徴とする。

【００２３】従って、ロックイン可能な異なる複数の係
数のうちの最適設定値、即ち、ＶＣＯ制御電圧範囲の基
準値付近になる係数を選択することができるので、乗算
制御周波数帯の中央部にクロック出力が位置するような
係数を選択することができる。

【００２４】また、本発明のＰＬＬ制御回路における係
数制御回路は、ロックイン可能な複数の係数を連続的に
記憶する係数メモリと、ロックはずれでイネーブル状態
となり、はずれ方向検出信号に従ってカウントアップま
たはカウントダウンし、カウント値を係数メモリの入力
アドレスとして供給するアップ・ダウン・カウンタとを
有し、ロックはずれ検出信号に応答して、カウント値を
アップまたはダウンすることで係数メモリ内の複数の係
数をスキャンし、制御電圧が基準値付近でロックできる
カウント値を選ぶことを特徴とする。

【００２５】従って、ある設定値での周波数可変範囲の
上限点あるいは下限点でロックすることを回避するため
に、周波数可変範囲のオーバーラップ範囲が広くなるよ
うな設定値を準備し、一つのロック周波数に対応できる
（引き込める）設定値を全て検索し、また、そのときの
ＶＣＯ制御電圧を監視し、基準値に最も近い電圧でロッ
クする設定値を選択することができる。

【００２６】また、本発明のＰＬＬ回路における係数制
御回路は、スキャンごとにロックインする第１、第２の
制御電圧を記憶する第１、第２のレジスタと、第１及び
第２のレジスタの値を比較し、第１のレジスタの値が第
２のレジスタの値より基準値に近い時に、第２のレジス
タに第１のレジスタの値を記憶させる比較回路と、第２
のレジスタの値に対応するカウント値を記憶する記憶手
段とを有することを特徴とする。

【００２７】従って、スキャンごとに異なる制御電圧を
記憶する第１のレジスタの値と、前回のスキャン時の制
御電圧を記憶する第２のレジスタの値を比較し、基準値
に近い値を第２のレジスタに保存し、第２のレジスタの
値に対応するアップ・ダウン・カウンタのカウント値を
記憶することができる。このため、このカウント値に対
応する係数を係数乗算器の係数として選択すれば、制御
周波数帯の上限または下限値付近でロックインされるこ
とを防止することができる。

【００２８】また、本発明のＰＬＬ回路における係数制
御回路は、比較回路を有し、この比較回路は、第１及び
第２のレジスタ値と基準値との差を比較し、第２のレジ
スタの値と基準値との差が、第１のレジスタの値と基準
値との差より大きい時に、第２のレジスタに第１のレジ
スタの値を記憶させることを特徴とする。

【００２９】従って、ＶＣＯ発振器を安定に制御できる
基準値との差を監視し、その差が最も小さい設定値を選
択することで、ＰＬＬ回路の乗算制御周波数帯の中央部
にクロック出力が位置するような係数を選択することが
できる。

【００３０】また、本発明のＰＬＬ回路における係数制
御回路は、係数メモリ内の複数の係数をスキャンして最
後にロックインするカウント値を検出した後に再度ロッ
クはずれを検出すると、記憶手段のカウント値をアップ
・ダウン・カウンタにロードすることを特徴とする。

【００３１】従って、一つのロック周波数に引き込める
設定値を全て検索し、そのうちの最適設定値をアップ・
ダウン・カウンタにロードすることにより、ＰＬＬ回路
は、最も安定な制御範囲でロックすることができる。

【００３２】また、本発明のＰＬＬ回路における係数制
御回路は、第１又は第２の基準信号に同期したタイミン
グでスキャンし、制御電圧に対応する値を第１のレジス
タに記憶することを特徴とする。

【００３３】従って、ＰＬＬ回路が要求される制御応答
性に応じて、スキャンするタイミングを設定でき、ロッ
クはずれが発生してからロックインするまでの時間を選
択することができる。

【００３４】また、本発明のＰＬＬ回路の係数制御回路
は第２のレジスタを有し、この第２のレジスタは、ロッ
クはずれ検出回路によりアンロックが検出された時点で
所定の初期値に設定されることを特徴とする。

【００３５】従って、ＶＣＯ制御電圧を比較し基準値に
近い値を選択する場合に、比較する一方の値を所定の初
期値に設定しておくことにより、誤った値が選択される
ことを防止することができる。

【００３６】また、本発明のＰＬＬ回路の係数制御回路
は、ＶＣＯ制御電圧の基準値が、ＶＣＯ制御電圧のほぼ
中央の値であることを特徴とする。

【００３７】従って、ＶＣＯ発振器の出力周波数は制御
電圧に対し線形特性を有するため、基準値がＶＣＯ制御
電圧のほぼ中央の値であれば、出力周波数も周波数制御
範囲のほぼ中央の値となるため、ＰＬＬ回路の制御周波
数帯の上限または下限値付近でロックインされることが
防止される。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。

【００３９】［ＰＬＬ回路の構成］図１は、本発明の実
施の形態例によるＰＬＬ回路の全体のブロック図で、従
来例で示した図９と比較すると、アナログ値であるＶＣ
Ｏ制御電圧をディジタル値である制御電圧データに変換
し、係数Ｑ制御回路２６に出力するＡ／Ｄコンバータ４
０が付属している点で異なる。

【００４０】［ロックはずれ検出回路の動作］図２は、
本発明の実施の形態例によるロックはずれ検出回路２５
の詳細回路図であり、図５は、そのタイミングチャート
である。図２の１と７はそれぞれ基準信号Ｈ．ＲＥＦと
比較信号Ｈ．ＶＡＲＩの立ち上がりエッジを検出する回
路である。

【００４１】図２のロックはずれ検出回路２５の基本的
な動作は、比較信号Ｈ．ＶＡＲＩの立ち上がりエッジの
パルス信号の前後一定幅のゲートパルス期間内に基準信
号Ｈ．ＲＥＦの立ち上がりエッジパルスが入っているか
どうかを検出することにより、ロックはずれの検出を行
なうことにある。この場合、比較信号Ｈ．ＶＡＲＩの立
ち上がりエッジのパルス信号（エッジ検出回路７の出
力）からａカウントした信号とｂカウントした信号をＲ
Ｓフリップフロップ５に入力することにより、その反転
出力にゲートパルス３３が生成される。

【００４２】そして、図５中の比較信号Ｈ．ＶＡＲＩの
２つめのパルスの位相が早くなった結果、時刻ＴL にお
いて、３つめのゲートパルス３３は基準信号Ｈ．ＲＥＦ
の立ち上がりエッジのパルスからずれることになる。そ
の状態が図２のＤフリップフロップ回路６にて検出され
る。このＤフリップフロップ回路６の出力Ｑはロック状
態の時にＨレベルが出力され、反転出力Ｑバーはロック
はずれ状態の時にＨレベルが出力される。

【００４３】従って、図５中の時刻ＴL でロックはずれ
状態が始まると、図２の第１の基準信号Ｈ．ＲＥＦのエ
ッジパルス３４が、Ｄフリップフロップ回路６の出力Ｑ
バーのＨレベルにより、論理積回路８を経由して、積算
カウンタ１０に入力される。そして、積算カウンタ１０
によりその第１の基準信号Ｈ．ＲＥＦのエッジパルス３
４がカウントされ、所定値（図５の場合Ｘカウント）ま
でカウントが続くとＸカウントデコーダ１１からロック
はずれの検出を知らせる信号がＲＳフリップフロップ回
路１４に伝えられ、ロックはずれ検出回路２５はロック
はずれ検出パルス２７をＨレベルにする。

【００４４】一方、ロックインの状態になると、上記し
たゲートパルス３３のＨレベル期間内に水平同期信号
Ｈ．ＲＥＦのエッジパルス３４が検出され、フリップフ
ロップ６の出力ＱがＨレベルとなり、論理積回路９が開
き、エッジパルス３４が積算カウンタ１２でカウントさ
れる。そして、ロックはずれ状態から一定期間（図５の
場合Ｘカウント）ロック状態になると、Ｘカウントデコ
ーダ１３がロック状態を知らせる信号をＲＳフリップフ
ロップ回路１４のＲ入力に伝え、ロックはずれ検出パル
ス２７をＬレベルに戻す。

【００４５】以上のようにロックはずれ検出回路２５
は、第１の基準信号（水平同期信号）Ｈ．ＲＥＦと比較
信号Ｈ．ＶＡＲＩとの位相ずれが一定期間（図５の場合
は、論理積回路８の出力をＸカウント、即ちＸ×ＨSYNC
の期間）続いた場合にのみ、ロックはずれ検出パルス２
７をＨレベルにして係数Ｑ制御回路２６の係数設定信号
２９を変更している。これにより判別が敏感すぎて誤判
別する可能性が高くなるのを防止している。

【００４６】一方、はずれ方向検出パルス２８は、カウ
ンタ２の最上位ビットのＭＳＢが比較信号Ｈ．ＶＡＲＩ
に同期してＬレベルとＨレベルを交互に出力することを
利用して、論理積回路８によってロックはずれが検出さ
れたタイミング時のカウンタのＭＳＢ信号のレベルを遅
延フリップフロップ１７が取り込むことで、比較信号
Ｈ．ＶＡＲＩの位相が進んでいるか遅れているかを検出
するようにしている。従って、はずれ方向検出パルス２
８がＬレベルの場合には、図５に示されるように比較信
号Ｈ．ＶＡＲＩの位相は進み方向（クロック周波数が高
い側にアンロック）であり、Ｈレベルの場合は遅れ方向
（クロック周波数が低い側にアンロック）である。

【００４７】一方、図３の係数Ｑ制御回路２６では、後
で詳細に説明するが、ロックはずれ検出パルス２７がＨ
レベルの時にアップ・ダウンカウンタ３がはずれ方向検
出パルス２８の状態に応じてカウントアップまたはカウ
ントダウンし、その出力信号をアドレス信号として入力
する係数ＲＯＭ４から選定された係数が、設定データフ
ォーマット変換回路５にて所定のフォーマット変換の
上、係数設定信号２９として図１の係数乗算器２３に与
えられる。

【００４８】［係数ＲＯＭの設定値］図４は、本発明の
実施の形態例によるＰＬＬ回路の係数ＲＯＭにあらかじ
め書き込むデータにより、ＶＣＯの出力周波数の可変範
囲が拡張される様子を示す説明図である。

【００４９】ＶＣＯの可変範囲を拡大するための係数Ｑ
の設定値は、ＲＯＭアドレスで指定された場所にＱ1 か
らＱn まで書き込まれている。ただし、データの書き込
みはＲＯＭには限定されず、ＲＡＭによっても可能であ
る。また、ＲＡＭの場合は、外部制御又は内部制御の２
方式が考えられる。尚、ＲＯＭの下位アドレスにはｆou
t が低くなるような設定値が、また上位アドレスにはｆ
out が高くなるような設定値が予め書き込まれている。

【００５０】［係数ＲＯＭの設定値選択方式］図６、図
７は、本発明の実施の形態例に従う設定値選択方式につ
いて説明するための図である。

【００５１】本実施の形態例では、ロックはずれが生じ
た時に、新たな係数乗算器の係数を設定するに際して、
ロックイン制御可能な複数の係数の内、ＶＣＯ発振器２
２の制御電圧３０が、制御電圧範囲の中央付近で制御可
能な係数を選択するようにしている。

【００５２】つまり、図６に示すように、あるクロック
周波数ｆnnに対して、ロックイン設定可能な係数Ｑを増
やし、周波数ｆnnに対してオーバラップしている制御直
線を複数にしておく。図６では、周波数ｆnnは、係数Ｑ
n+6 ，Ｑn+7 ，Ｑn+8 ，Ｑn+9 ，Ｑn+10のいずれでもロ
ックイン可能である。一方、周波数を横軸に取ると、図
７に示したようになる。この場合、ｆnnを引き込める設
定値範囲Ｑn+6 ，Ｑn+7 ，Ｑn+8 ，Ｑn+9 ，Ｑn+10のう
ち、ＶＣＯ制御電圧が制御電圧範囲の中で、最もセンタ
ー電圧Ｖs に近くなる設定値（図７の場合はＱn+8 ）を
選択するようにする。

【００５３】従って、今仮に、係数設定値がＱn でロッ
クインしている状態からクロック周波数がｆnnに変動し
てロックはずれが発生したとすると、前述した通り、ロ
ックはずれ検出回路２５によりロックはずれ検出パルス
２７が出力され、図３に示したアップ・ダウン・カウン
タ３によりはずれ方向パルス２８の情報に基づいてカウ
ントアップまたはカウントダウンして設定係数がスキャ
ンされる。即ち、図７でいうと、係数Ｑn からＱn+1,Ｑ
n+2,Ｑn+3 の如くスキャンされる。

【００５４】従来の回路では、係数がＱn+6 に設定され
た瞬間に、周波数ｆn に対してロックイン可能であるた
め、ロックはずれ検出パルス２７がＬレベルになってア
ップ・ダウン・カウンタ３によるスキャン動作が停止す
ることになる。その結果、前述の制御範囲の上限値また
は下限値でのロックイン制御の事態が生じることにな
る。

【００５５】そこで、本実施の形態例では、ロックはず
れが発生したら、ＶＣＯ制御電圧範囲の中央付近でロッ
クインされる係数を選んで設定する様にして、制御周波
数帯の上限値または下限値でのロックイン制御の事態を
避ける様にしている。

【００５６】具体的な手法としては、ロックはずれが発
生したら、ロックインできる係数に対応するＶＣＯ制御
電圧を全てスキャン動作により検出し、検出した複数の
ＶＣＯ制御電圧のうちセンター電圧Ｖs に最も近い電圧
に対応する係数に設定値を決めるようにする。

【００５７】図７で説明すると、クロック周波数ｆnnに
対しては、係数Ｑn+6 からＱn+10までがロックイン制御
（周波数ｆnnに引き込める）ができることになる。その
場合に、設定値としてはｆnnが周波数可変範囲のセンタ
ーに最も近い設定値Ｑn+8 が選択されることになる。

【００５８】このことは、図６で説明すると、係数Ｑn+
6 ，Ｑn+7 ，Ｑn+8 ，Ｑn+9 ，Ｑn+10の合計５本の内、
ＶＣＯ制御電圧がセンター電圧Ｖs に最も近い係数Ｑn+
8 が選択されることを意味する。こうすることで、上限
値または下限値でロックインされる状況を避けることが
でき、従来の如き不安定なロックイン状態を回避するこ
とができる。

【００５９】［係数Ｑ制御回路の動作］図３は、本実施
の形態例による係数Ｑ制御回路２６の詳細回路図で、図
８は、そのタイミングチャートである。ロックはずれ検
出パルス２７とはずれ方向検出パルス２８は、図１、図
２、図５で説明したように生成されて、係数Ｑ制御回路
２６に入力される。

【００６０】この係数Ｑ制御回路２６には、アップ・ダ
ウン・カウンタ３と係数ＲＯＭ４及び設定データフォー
マット変換部５等が設けられて、係数ＲＯＭ４には、前
述した通り係数の種類が多く準備されている。また、こ
の係数Ｑ制御回路２６では、垂直同期信号の立ち下がり
エッジを検出する回路２を設けて、アップ・ダウン・カ
ウンタ３のカウントアップまたはダウン用のクロック信
号に利用している。

【００６１】図３の回路の概略は次の通りである。図８
のタイミングチャート図に示される通り、定常状態から
アンロック状態に移ると、一定時間アンロック状態が継
続したことが検出されてロックはずれ検出パルス２７が
Ｈレベルになる時刻Ｔ1 の時に、アップ・ダウン・カウ
ンタ３をイネーブル状態にして、はずれ方向検出パルス
２８のＨまたはＬレベルに従った方向にカウンタのアッ
プまたはダウン動作を開始させる。即ち、図７でいうと
係数Ｑn でアンロックになり、係数のスキャン動作を開
始する。

【００６２】やがて、図８の時刻Ｔ2 にて、ロックイン
できる係数までスキャンされるとロックはずれ検出パル
ス２７がＬレベルに戻る。図７でいうと係数Ｑn+6 が係
数ＲＯＭ４の出力となった時である。但し、図３の回路
ではロックイン状態になったとしてもカウンタ３のスキ
ャン動作を停止せずに、さらに、再度ロックはずれにな
るまでスキャン動作を続ける。やがて、時刻Ｔ3 でロッ
クはずれになったことがロックはずれ検出パルス２７に
より検出される。

【００６３】そこで、スキャン動作中のカウンタ出力
（係数ＲＯＭ４のアドレス）の値をそれぞれレジスタ９
と１１に記憶しておくと同時に、スキャン動作中のＶＣ
Ｏ制御電圧の最適設定値を検出し、時刻Ｔ4 のタイミン
グで最適設定値に対応するレジスタ１１の値をカウンタ
３に強制的にロードする。

【００６４】更に詳細に動作を説明する。図３のＤフリ
ップフロップ１は、最初にロックはずれを起こした時刻
Ｔ1 におけるはずれ方向検出パルス２８の情報を保持す
るための回路であり、時刻Ｔ2 にてロックインされても
カウンタ３にあたえるカウントアップまたはダウンの指
示情報は変更されない。

【００６５】もう一つのＤフリップフロップ６は、ロッ
クはずれ検出パルス２７が立ち上がる度に出力ＱをＬ，
Ｈ，Ｌと変化し、最初にロックはずれが検出されて時刻
Ｔ1でカウンタ３をイネーブル状態にして、次にロック
インする時刻Ｔ2 でもイネーブル状態を保持し、再度ロ
ックはずれが検出される時刻Ｔ3 でイネーブル状態を解
除してカウントアップまたはカウントダウンを停止する
ようにしている。

【００６６】一方、Ａ／Ｄ変換されたＶＣＯ制御電圧デ
ータを垂直同期信号ＶSYNCごとにレジスタ１３に保存
し、Ｖs データ回路１２に予めもっているＶＣＯ制御電
圧のセンター値Ｖs との差分を｜差｜回路１４にて検出
する。尚、遅延回路１０は、垂直同期信号ＶSYNCの立ち
下がりエッジ検出回路２の出力を一定時間遅延し、ＶＣ
Ｏ制御電圧をＡ／Ｄ変換した後に制御電圧データが十分
に確定する時間を与えている。また、レジスタ１６は、
アンロックが検出された時点で、例えばＦＦ（Ｈ）に初
期化され、やはりＶＣＯ制御電圧のセンターＶs 値との
差分を｜差｜回路１７にて検出する。

【００６７】そして、大小比較回路１５にて｜差｜回路
１４と｜差｜回路１７の値を比較し、｜差｜回路１７の
方が大きい場合に、レジスタ１６をイネーブル状態と
し、レジスタ１３のデータをレジスタ１６に取り込み保
存する。またこれと同時に、レジスタ１１をイネーブル
状態とし、その時のカウンタ３のカウント値を保持して
いるレジスタ９のデータをレジスタ１１に取り込み保存
する。このようにして、設定値の検索期間における、最
適設定値（ＶＣＯ制御電圧が最もセンター電圧Ｖs に近
くなるもの）を検出する。

【００６８】［ロック状態のタイミングチャート］ここ
で、図３、７、８により検索期間における各回路の値に
ついて説明する。図８の定常状態では、カウンタ出力３
はＱn であり、図７における設定値Ｑn に対応するクロ
ック周波数ｆn でロックしているとする。この場合、Ｖ
ＣＯ制御電圧３０はセンター電圧Ｖs となっており、こ
のセンター電圧Ｖs がＡ／Ｄ変換された後のディジタル
値CEN が、制御電圧データ３１としてレジスタ１３に格
納されている。また、レジスタ出力１６は、ロック状態
に入る以前のロック範囲検出期間の終了時のロックはず
れ検出パルス２７の立ち上がりエッジパルス８によりセ
ットされており、初期値としてディジタル値MAX となっ
ている。

【００６９】また、図３の｜差｜回路１４の出力は、Ｖ
s データ回路１２の固定値をセンター電圧Ｖs としてい
る場合で、クロック周波数ｆn でロックしている場合
は、レジスタ１３もセンター電圧Ｖs となっており、そ
の差は０Ｖとなっている。また，｜差｜回路１７の出力
は、レジスタ出力１６がMAX 、即ち、ＶＣＯ制御電圧３
０の上限または下限に対応するディジタル値にセット又
はリセットされているため、ＶＣＯ制御電圧範囲（図６
のＶ1 〜Ｖ2 間電圧でこの場合５Ｖ）の半分、即ち２．
５Ｖとなっている。

【００７０】更に、レジスタ９は、垂直同期信号のエッ
ジ検出２の遅延出力１０ごとに、カウンタ３の出力を取
り込んでおり、この場合はｆn でロックされているの
で、設定値Ｑn となっている。また、レジスタ１１は、
定常状態に入る前の履歴により異なり、図８では不定Ｘ
となっている。

【００７１】［ロックはずれの時のタイミングチャー
ト］次に、ＰＬＬ回路がロックインされている定常状態
から、ＰＬＬ回路に入力される基準信号Ｈ．ＲＥＦが異
なる周波数に変更されて、ロックはずれが生じた場合を
説明する。

【００７２】図８においてアンロックとなると、図２で
説明したように、アンロックから一定時間経過後の時刻
Ｔ1 にロックはずれ検出パルス２７がＨレベルとなる。
Ｄ／Ｆ・Ｆ６は、ロックはずれ検出パルス２７の立ち上
がりエッジ検出回路８の出力により反転され、Ｈレベル
となる。このＨレベルは、立ち上がりエッジ検出回路８
の出力が次ぎに出力される時刻Ｔ3 まで維持され、カウ
ンタ３のイネーブル入力となっている。

【００７３】また、図８では、周波数が低い側にアンロ
ックとなった場合としており、はずれ方向検出パルス２
８は、Ｈレベルとなっている。このＨレベルは、Ｄ／Ｆ
・Ｆ１により、ロック範囲検出期間中維持され、図３の
カウンタ３のＵ／Ｄ入力に与えられ、カウンタ３をカウ
ントアップさせることになる。従って、カウンタ３は、
Ｄ／Ｆ・Ｆ６によりイネーブル状態にされているので、
Ｄ／Ｆ・Ｆ１のＨレベルにより、カウントアップされ、
カウンタ３の出力はＱn+1 ，Ｑn+2 ，Ｑn+3 ・・・とス
キャンされる。なお、このスキャンは、図３の垂直同期
信号のエッジ検出回路２の出力をカウンタ３へのクロッ
ク信号として入力することで行われる。

【００７４】このことは、図８においては、カウンタ３
の出力のＱn+5 までのスキャン期間が、アンロックとな
っており、ＶＣＯ制御電圧３０は、その制御範囲の上
限、即ち、図６の電圧Ｖ2 に張り付いている。従って、
制御電圧データ３１及びレジスタ１３はMAX となってお
り、｜差｜回路出力１４は、ＶＣＯ制御電圧Ｖ2 とセン
ター値Ｖs の差であり、２．５Ｖとなっている。一方、
｜差｜出力１７も、レジスタ１６がMAX にセットされて
いるので、センター値Ｖs との差である２．５Ｖとなっ
ている。この場合、大小比較回路１５は、｜差｜回路１
４の出力Ａと差回路１７の出力Ｂを比較し、Ｂ＞Ａの場
合に、Ｈレベルとなるが、今の時点では、Ａ，Ｂ共に
２．５Ｖであり、大小比較回路１５の出力はＬレベルと
なっている。

【００７５】一方、時刻Ｔ2 になると、カウンタ出力は
Ｑn+6 となり、ロックインとなる。時刻Ｔ2 でロックは
ずれ検出パルス２７はＬレベルに戻り、はずれ方向検出
パルス２８は不定となるが、前述のように、Ｄ／Ｆ・Ｆ
６及びＤ／Ｆ・Ｆ１にその情報は保存されており、カウ
ンタ３のスキャン動作は継続される。

【００７６】カウンタ３がＱn+6 となると、図６に示す
ように、ＶＣＯ制御電圧の上限に近い点で周波数ｆnn
にロックインとなる。この状態は、図８のＶＣＯ制御電
圧３０にもとして示されている。また、図８では、こ
のＶＣＯ制御電圧値のＡ／Ｄ変換値である制御電圧デー
タ３１及びレジスタ１３は、ディジタル値Ｄ1 で示され
ている。従って、Ｖs データ回路１２のＶs （センター
値）とレジスタ１３との差は２．３Ｖであり、この値が
｜差｜回路１４の出力Ａ値となっている。

【００７７】この時、レジスタ１６はまだMAX のままで
あり、Ｖs データ（センター値）との差は２．５Ｖのま
まであり、｜差｜回路１７の出力Ｂ値は２．５Ｖとなっ
ている。従って、Ｂ＞Ａが成立し、大小比較回路１７の
出力はＨレベルとなり、レジスタ１６へのイネーブル信
号として送られる。このレジスタ１６の入力は、レジス
タ１３の出力に接続されており、このイネーブル信号に
より、次ぎのクロック入力（垂直同期信号のエッジ検出
出力８を遅延した出力１０）の時、レジスタ１６の値
は、レジスタ１３の値に置き替わる。

【００７８】一方、大小比較回路１５の出力は、レジス
タ１１のイネーブル入力ともなっており、このレジスタ
１１の値は、レジスタ９の値に置き替わる。従って、レ
ジスタ１１は、ロックインした係数Ｑn+6 に置き替わる
ことになる。

【００７９】係数Ｑn+6 でロックインしても、上述によ
うにスキャン動作は継続され、カウンタ３は次ぎのＱn+
7 の値をとる。図６に示すように、係数Ｑn+7 でもｆnn
にロックイン可能であり、この場合は点でロックする
ことになる。この時のＶＣＯ制御電圧３０は、図８でも
同様にで示され、制御電圧データ３１及びレジスタ１
３は、ディジタル値Ｄ2 で示されている。

【００８０】この場合は、｜差｜回路１４の出力Ａは、
レジスタ１３の電圧とＶs データとの差であり２Ｖと
なる。一方、｜差｜回路１７の出力Ｂは、レジスタ１６
のＤ1 （つまり、一つ前のロックインの係数Ｑn+6 に対
応するディジタル値）とＶsデータとの差であり２．３
Ｖとなる。従って、この場合もＢ＞Ａが成立し、レジス
タ１６はレジスタ１３の値に置き替わり、レジスタ１１
の値はレジスタ９の値に置き替わる。つまり、よりセン
ター電圧Ｖs に近い値に置き替わることになる。

【００８１】更にスキャン動作は継続し、カウンタ３は
Ｑn+8 となると、図６及び図８に示すように、ｆnnは
点でロックインされる。この場合も、よりセンター電圧
Ｖsに近いので、上述と同様にレジスタ１６とレジスタ
１１は、Ｑn+8 に対応する値に置き替わる。

【００８２】更にスキャン動作が継続し、カウンタ３が
Ｑn+9 になると、図６及び図８に示すように点でロッ
クされるものの、センター電圧Ｖs から遠ざかる位置と
なる。この場合は、制御電圧データ３１及びレジスタ１
３はディジタル値Ｄ4 となり、｜差｜回路１４の出力Ａ
は、レジスタ１３の電圧とセンター電圧Ｖs との差で
ある１Ｖとなる。一方、｜差｜回路１７の出力Ｂは、デ
ィジタル値Ｄ3 （つまりアナログ値では電圧）とセン
ター値との差である０．５Ｖとなっている。従って、こ
の場合はＢ＜Ａとなり、大小比較出力１５はＬレベルと
なり、レジスタ１６及びレジスタ１１へのイネーブル信
号は消滅し、レジスタ１６及びレジスタ１１はＱn+9 に
対応する値に置き替わらず、最もセンター電圧Ｖs に近
い値であるＱn+8 に対応する値のままとなる。

【００８３】スキャン動作は更に継続し、カウンタ３は
Ｑn+10となり、この場合も図６の点に示すようにｆnn
でロックされるが、センター電圧から更に遠ざかってお
り、レジスタ１６及びレジスタ１１は、最適設定値であ
るＱn+8 に対応する値を保存したままである。

【００８４】一方、スキャン動作により、カウンタ３が
Ｑn+11となると、図６に示すようにロックがはずれる。
この場合は、図８において、ロックはずれ検出パルス２
７は、時刻Ｔ3 において、再びＨレベルとなる。そし
て、はずれ方向検出パルス２８は、周波数が高い側にア
ンロックとなるので、Ｌレベルとなっている。

【００８５】このロックはずれ検出パルス２７の立ち上
がりエッジ検出出力８により、Ｄ／Ｆ・Ｆ６は反転し、
カウンタ３へのイネーブル信号をＬレベルに戻すが、Ｄ
／Ｆ・Ｆ１は、はずれ方向検出パルス２８のＬレベルを
保持している。また、ＶＣＯ制御電圧３０は、制御電圧
の下限値（図６における電圧Ｖ1 ）に張り付いており、
制御電圧データ３１は電圧Ｖ1 に対応するディジタル値
Ｄ6 となっている。この場合も、大小比較回路１５の出
力はＬレベルであり、レジスタ１６及びレジスタ１１は
最適設定値であるＱn+8 に対応する値を保存している。

【００８６】［最適設定値をロードするときのタイミン
グチャート］時刻Ｔ3 の経過後、垂直同期信号が入力さ
れると、その立ち下がりエッジ検出回路２の出力が、時
刻Ｔ4 に論理積回路７に入力される。従って、ロックは
ずれ検出パルス２７がＨレベルであり、Ｄ／Ｆ・Ｆ６の
Ｑバー出力もＨレベルであるので、Ｔ4 におけるエッジ
検出回路２の出力は、論理積回路７を通過する。この論
理積回路７の出力は、カウンタ３のロードパルスとなっ
ており、カウンタ３はレジスタ１１に保存されていた最
適設定値Ｑn+8 をカウンタ３にロードする。

【００８７】Ｑn+8 がカウンタ３にロードされると、Ｐ
ＬＬ回路は、図６の点の位置でｆnnにロックされ、定
常状態に移行する。このため図８においては、ロックは
ずれ検出パルス２７は、Ｌレベルに戻り、ＶＣＯ制御電
圧３０は点に対応した値となり、制御電圧データ３１
及びレジスタ１３はディジタル値Ｄ3 となる。また、レ
ジスタ１６は、時刻Ｔ4 でロックはずれ検出パルス２７
の立ち上がりエッジ検出回路８の出力でセットされてお
りディジタル値MAX となる。

【００８８】この結果、係数乗算器２３の係数が設定値
Ｑs （図７の例ではＱn+8 ）に設定される。従って、新
たな係数の下でのロックイン状態は、ロック周波数ｆnn
を中心とする制御直線上で実現されることになり、従来
のように上限値または下限値でのロックイン状態を回避
することができる。

【００８９】尚、本実施の形態例では、第２の基準信号
である垂直同期信号ＶSYNCごとに係数をスキャンしてい
るが、それよりも周波数が高い第１の基準信号である水
平同期信号ＨSYNCごとにスキャンすることもできる。Ｈ
SYNCごとにスキャンすれば、ロックはずれが発生してか
らロックインするまでの時間を短縮することができ、Ｐ
ＬＬ回路の応答性を向上させることができる。

【００９０】また、Ｖs データ回路１２の基準値を制御
電圧範囲の中央値としたが、ＶＣＯ発振器の制御電圧特
性が非線形等の場合に、最も制御範囲が広くなるように
基準値を設定したい場合がある。従って、Ｖs データを
ＲＡＭ又はＲＯＭ等により可変設定可能にすれば、ＶＣ
Ｏ発振器の特性に応じて、ＰＬＬ回路の制御特性を向上
させることができる。

【００９１】

【発明の効果】以上説明した通り、本発明によれば、係
数乗算器をＶＣＯの後段に配置し、係数を適宜制御する
方式のＰＬＬ回路において、最適設定値を選択するため
に、ＶＣＯ制御電圧レベルを監視し、最も制御電圧帯の
基準値Ｖs に近い電圧でロックする設定値を選択でき
る。

【００９２】従って、かかるＰＬＬ回路が表示装置のサ
ンプリング・パルスの生成回路として使用された場合、
画像の品質を向上させることができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路のブロック図である。

【図２】本発明のロックはずれ検出回路２５の回路図で
ある。

【図３】本発明の係数Ｑ制御回路２６の回路図である。

【図４】本発明の係数ＲＯＭにあらかじめ書き込むデー
タの説明図である。

【図５】本発明のロックはずれ検出のタイミングチャー
トである。

【図６】本発明の設定値選択方式の説明図（１）であ
る。

【図７】本発明の設定値選択方式の説明図（２）であ
る。

【図８】本発明の係数Ｑ制御回路２６のタイミングチャ
ートである。

【図９】従来のＰＬＬ回路のブロック図である。

【図１０】ＶＣＯの特性図である。

【図１１】係数乗算器によるＶＣＯの可変範囲拡大を説
明する特性図である。

【図１２】Ｈ．ＲＥＦ×Ｎがオーバーラップ範囲にある
場合の説明図である。

【符号の説明】

２０ 位相比較回路 ２１ ローパスフィルタ ２２ 電圧制御発振回路 ２３ 係数乗算器 ２４ 分周器 ２５ ロックはずれ検出回路 ２６ 係数Ｑ制御回路 ２７ ロックはずれ検出信号 ２８ はずれ方向検出信号 ２９ 係数Ｑ設定信号 ３０ ＶＣＯ制御電圧 ３１ 制御電圧データ ４０ Ａ／Ｄコンバータ

Claims (10)

【特許請求の範囲】
1. 【請求項１】第１の基準信号を入力し該第１の基準信号
   に同期した整数倍の周波数を有するクロック出力を生成
   するＰＬＬ回路において、 該第１の基準信号と該クロック出力を前記整数分の１に
   分周した比較信号との位相差に応じた制御電圧を出力す
   る位相比較回路と、 該位相比較回路の制御電圧に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 前記第１の基準信号と前記比較信号を入力し、当該両信
   号の位相がずれるロックはずれを検出した時にロックは
   ずれ検出信号とはずれ方向検出信号を出力するロックは
   ずれ検出回路と、 前記ロックはずれ検出信号とはずれ方向検出信号とを入
   力し、前記制御電圧が前記発振器の制御電圧範囲の基準
   値付近に位置する係数に対応する係数設定信号を前記係
   数乗算回路に供給する係数制御回路とを有することを特
   徴とするＰＬＬ回路。
2. 【請求項２】請求項１において、前記係数制御回路は、 前記クロック出力の任意の周波数に対して、ロックイン
   可能な異なる複数の係数を予め有し、 前記ロックはずれ検出信号に応答して、当該クロック出
   力の周波数でロックイン可能な複数の係数のうち、前記
   制御電圧が前記発振器の制御電圧範囲の基準値付近にな
   る係数を選択し、 該選択された係数に対応する係数設定信号を前記係数乗
   算回路に供給することを特徴とするＰＬＬ回路。
3. 【請求項３】請求項２において、前記係数制御回路は、 前記ロックイン可能な複数の係数を連続的に記憶する係
   数メモリと、 前記ロックはずれでイネーブル状態となり、前記はずれ
   方向検出信号に従ってカウントアップまたはカウントダ
   ウンし、当該カウント値を前記係数メモリの入力アドレ
   スとして供給するアップ・ダウン・カウンタとを有し、 前記ロックはずれ検出信号に応答して、前記カウント値
   をアップまたはダウンすることで係数メモリ内の複数の
   係数をスキャンし、前記制御電圧が前記基準値付近でロ
   ックできるカウント値を選ぶことを特徴とするＰＬＬ回
   路。
4. 【請求項４】請求項３において、前記係数制御回路は、 前記スキャンごとにロックインする第１、第２の制御電
   圧を記憶する第１、第２のレジスタと、 該第１及び第２のレジスタの値を比較し、該第１のレジ
   スタの値が該第２のレジスタの値より前記基準値に近い
   時に、該第２のレジスタに該第１のレジスタの値を記憶
   させる比較回路と該第２のレジスタの値に対応する前記
   カウント値を記憶する記憶手段とを有することを特徴と
   するＰＬＬ回路。
5. 【請求項５】請求項４において、前記比較回路は、 前記第１及び第２のレジスタ値と前記基準値との差を比
   較し、 前記第２のレジスタの値と該基準値との差が、前記第１
   のレジスタの値と該基準値との差より大きい時に、該第
   ２のレジスタに該第１のレジスタの値を記憶させること
   を特徴とするＰＬＬ回路。
6. 【請求項６】請求項４又は５において、前記係数制御回
   路は、 前記の係数メモリ内の複数の係数をスキャンして最後に
   ロックインするカウント値を検出した後に再度ロックは
   ずれを検出すると、 前記記憶手段のカウント値を前記アップ・ダウン・カウ
   ンタにロードすることを特徴とするＰＬＬ回路。
7. 【請求項７】請求項４から６のいずれかの請求項におい
   て、前記係数制御回路は、 前記第１の基準信号より周波数の低い第２の基準信号に
   同期したタイミングでスキャンし、前記制御電圧に対応
   する値を前記第１のレジスタに記憶することを特徴とす
   るＰＬＬ回路。
8. 【請求項８】請求項４から６のいずれかの請求項におい
   て、前記係数制御回路は、 前記第１の基準信号に同期したタイミングでスキャン
   し、前記制御電圧に対応する値を前記第１のレジスタに
   記憶することを特徴とするＰＬＬ回路。
9. 【請求項９】請求項４から８のいずれかの請求項におい
   て、前記第２のレジスタは、 前記ロックはずれ検出回路によりアンロックが検出され
   た時点で所定の初期値に設定されることを特徴とするＰ
   ＬＬ回路。
10. 【請求項１０】請求項３から９のいずれかの請求項にお
    いて、 前記基準値は、前記発振器の制御電圧のほぼ中央の値で
    あることを特徴とするＰＬＬ回路。