CN117254799A - 基于冗余位校正的鉴频鉴相器和锁相环电路 - Google Patents

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CN117254799A CN202311237488.5A CN202311237488A CN117254799A CN 117254799 A CN117254799 A CN 117254799A CN 202311237488 A CN202311237488 A CN 202311237488A CN 117254799 A CN117254799 A CN 117254799A
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宋帅
刘帘曦
赖睿
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Abstract

本发明公开了一种基于冗余位校正的鉴频鉴相器和锁相环电路，该鉴频鉴相器包括：N个鉴频鉴相单元、第一校准单元和第二校准单元；每个鉴频鉴相单元包括用于消除死区的延时单元，所述每个鉴频鉴相单元，用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号；所述第一校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号；所述第二校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号。本发明可以提高鉴频鉴相的准确性和抗单粒子效应造成的时序翻转的能力。

Description

基于冗余位校正的鉴频鉴相器和锁相环电路
技术领域
本发明属于集成电路技术领域，具体涉及一种基于冗余位校正的鉴频鉴相器和锁相环电路。
背景技术
作为集成电路的通用模块，锁相环正在被越来越广泛地运用。比如，在收发机系统中，锁相环通常用于本振信号的产生，实现信号的调制与解调。在模拟电路设计中，锁相环可以用作时钟源产生电路，作为模数转换器(Analog Digital Converter，ADC)、时间数字转换器(Time Digital Converter，TDC)等元件的输入。
锁相环系统具有各种不同的结构，基于电荷泵的三阶电荷泵模拟锁相环系统是目前应用较为广泛和成熟的一种锁相环结构，其结构原理具体如图1所示，由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和N分频器组成。其中，鉴频鉴相器的鉴相精度对于环路的锁定的准确度较为重要，因此，需要加强鉴频鉴相器的抗时序翻转的能力。
然而，现有的鉴频鉴相器对于单粒子翻转效应导致的时序翻转，更多的是依赖于环路的充放电切换来进行调节，如此造成了锁定时间的延长和锁相精度的下降问题。
发明内容
为了解决相关技术中存在的上述问题，本发明提供了一种基于冗余位校正的鉴频鉴相器和锁相环电路。本发明要解决的技术问题通过以下技术方案实现：
本发明提供一种基于冗余位校正的鉴频鉴相器，包括：
N个鉴频鉴相单元、第一校准单元和第二校准单元；N为大于0的整数；
每个鉴频鉴相单元包括用于消除死区的延时单元，所述每个鉴频鉴相单元，用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号；
所述第一校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号；
所述第二校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号。
在一些实施例中，每个鉴频鉴相单元包括：
第一D触发器，数据输入端用于输入高电平，时钟信号输入端用于输入参考时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出充电脉冲信号；
第二D触发器，数据输入端用于输入高电平，时钟信号输入端用于输入反馈时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出放电脉冲信号；
所述延时单元，输入端与与门的输出端连接；
所述与门，第一输入端与所述第一D触发器的反相输出端连接，第二输入端与所述第二D触发器的反相输出端连接。
在一些实施例中，所述延时单元包括：两个串接的非门，其中，一个非门的输入端与所述与门的输出端连接，另一个非门的输出端与所述第一D触发器的复位端和所述第二D触发器的复位端分别连接。
在一些实施例中，所述第一D触发器，用于当所述参考时钟信号的相位超前于所述反馈时钟信号的相位时，通过所述第一D触发器的输出端输出充电脉冲信号；所述第二D触发器，用于当所述参考时钟信号的相位落后于所述反馈时钟信号的相位时，通过所述第二D触发器的输出端输出放电脉冲信号。
在一些实施例中，所述第一校准单元，用于当N个所述充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当N个所述充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当N个所述充电脉冲信号中的N-n个所述充电脉冲信号均为逻辑高电平，且n个所述充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当N个所述充电脉冲信号中的N-n个所述充电脉冲信号均为逻辑低电平，且n个所述充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号；n小于N/2。
在一些实施例中，所述第二校准单元，用于当N个所述放电脉冲信号均为逻辑高电平时，生成高电平的校准放电脉冲信号；当N个所述放电脉冲信号均为逻辑低电平时，生成低电平的校准放电脉冲信号；当N个所述放电脉冲信号中的N-n个所述放电脉冲信号均为逻辑高电平，且n个所述放电脉冲信号均为逻辑低电平时，生成高电平的校准放电脉冲信号；当N个所述放电脉冲信号中的N-n个所述放电脉冲信号均为逻辑低电平，且n个所述放电脉冲信号均为逻辑高电平时，生成低电平的校准放电脉冲信号；n小于N/2。
在一些实施例中，所述第一校准单元或所述第二校准单元，包括：具有N个输入端和N个输出端的信号生成单元，以及信道复用器；
所述信号生成单元，N个输入端与所述N个鉴频鉴相单元的输出端一一连接，用于根据N个所述充电脉冲信号或N个所述放电脉冲信号，通过所述N个输出端分别输出N-1个信道信号和一路置位信号；
所述信道复用器，用于根据所述N-1个信道信号和所述一路置位信号，生成校准充电脉冲信号或校准放电脉冲信号。
在一些实施例中，所述信号生成单元包括：多个与门和多个异或门；一部分与门与一部分异或门的部分输入端作为所述N个输入端，另一部分的与门和另一部分的异或门的输出端作为所述N个输出端。
在一些实施例中，当N为3时，所述信号生成单元包括：
第一与门，第一输入端与第二异或门的第一输入端连接后作为所述信号生成单元的第1个输入端，第二输入端与所述第二异或门的第二输入端连接后作为所述信号生成单元的第2个输入端，输出端与第二与门的第一输入端连接；
所述第二异或门，输出端与第三异或门的第一输入端连接；
所述第三异或门，第二输入端与第一异或门的第一输入端连接后作为所述信号生成单元的第3个输入端，输出端与所述信道复用器的置位端连接；
所述第一异或门，第二输入端与所述第二与门的第一输入端连接，输出端与所述信道复用器的第一个信道连接；
所述第二与门，第二输入端与所述第三异或门的第二输入端连接，输出端与所述信道复用器的第二个信道连接。
本发明还提供一种锁相环电路，包括：电荷泵、低通滤波器、压控振荡器、N分频器和上述的基于冗余位校正的鉴频鉴相器。
本发明具有如下有益技术效果：
本发明提供的鉴频鉴相器包括用于消除死区的延时单元，以及校准单元，可以在消除死区的同时对输出的充/放电脉冲信号做时序逻辑上的校准，提高了鉴频鉴相的准确性和抗单粒子效应造成的时序翻转的能力，从而使得包含本发明的鉴频鉴相器的锁相环电路的锁定时间减少，锁相精度提高。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种三阶电荷泵锁相环电路的结构原理图；
图2为本发明实施例提供的基于冗余位校正的鉴频鉴相器的结构原理图；
图3为本发明实施例提供的示例性的一个鉴频鉴相单元的结构原理图；
图4为本发明实施例提供的示例性的校准单元的结构原理图；
图5为本发明实施例提供的一种锁相环电路的结构原理图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
图1是一种传统的三阶电荷泵锁相环结构示意图，如图1所示，传统的三阶电荷泵锁相环电路由鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和N分频器组成。其中，鉴频鉴相器的鉴相精度对于环路的锁定的准确度较为重要，因此，需要加强鉴频鉴相器的抗时序翻转的能力。然而，本发明人发现，现有的鉴频鉴相器对于单粒子效应造成的时序翻转的干扰缺少校准的单元，更多的是依赖于环路的充放电切换来进行调节，从而造成锁定时间的延长和锁相精度的下降。基于此问题，本发明提供一种冗余位校正的鉴频鉴相器和锁相环电路。
图2是本发明实施例提供的基于冗余位校正的鉴频鉴相器的一个结构原理示意图，如图2所示，该鉴频鉴相器包括：N个鉴频鉴相单元、第一校准单元和第二校准单元；N为大于0的整数。每个鉴频鉴相单元包括用于消除死区的延时单元。每个鉴频鉴相单元用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号。第一校准单元用于对N个鉴频鉴相单元一一对应的N个充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号。第二校准单元用于对N个鉴频鉴相单元一一对应的N个放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号。
具体的，每个鉴频鉴相单元包括：第一D触发器、第二D触发器、延时单元和与门。第一D触发器的数据输入端(D端)用于输入高电平Vdd，第一D触发器的时钟信号输入端(CK端)用于输入参考时钟信号Fref，第一D触发器的复位端(CLR端)用于与延时单元的输出端连接，第一D触发器的输出端(Q端)用于输出充电脉冲信号。第二D触发器的数据输入端(D端)用于输入高电平，第二D触发器的时钟信号输入端(CK端)用于输入反馈时钟信号Ffed，第二D触发器的复位端(CLR端)用于与延时单元的输出端连接，第二D触发器的输出端(Q端)用于输出放电脉冲信号。延时单元的输入端与与门的输出端连接。与门的第一输入端与第一D触发器的反相输出端(端)
连接，与门的第二输入端与第二D触发器的反相输出端(端)连接。具体的，延时单元包括两个串接的非门，其中，一个非门的输入端与与门的输出端连接，另一个非门的输出端与第一D触发器的复位端和第二D触发器的复位端分别连接。示例性的，图3为一个鉴频鉴相单元的结构原理示意图。
这里，第一D触发器和第二D触发器均为时钟上升沿触发的D触发器，即第一D触发器和第二D触发器的Q端的状态变化都发生在时钟输入的上升沿，其逻辑值由数据信号决定。
具体的，第一D触发器用于当参考时钟信号Fref的相位超前于反馈时钟信号Ffed的相位时，通过第一D触发器的Q端输出充电脉冲信号，充电脉冲信号进入第一校准单元进行处理。第二D触发器用于当参考时钟信号Fref的相位落后于反馈时钟信号Ffed的相位时，通过第二D触发器的Q端输出放电脉冲信号，放电脉冲信号进入第二校准单元进行处理。
这里，第一校准单元和第二校准单元是基于冗余信号的筛选，具体的，第一校准单元用于当N个充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当N个充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当N个充电脉冲信号中的N-n个充电脉冲信号均为逻辑高电平，且n个充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当N个充电脉冲信号中的N-n个充电脉冲信号均为逻辑低电平，且n个充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号；n小于N/2。例如，第一校准单元用于当3个充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当3个充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当3个充电脉冲信号中的2个充电脉冲信号均为逻辑高电平，且1个充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当3个充电脉冲信号中的2个充电脉冲信号均为逻辑低电平，且1个充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号。
具体的，第二校准单元用于当N个放电脉冲信号均为逻辑高电平时，生成高电平的校准放电脉冲信号；当N个放电脉冲信号均为逻辑低电平时，生成低电平的校准放电脉冲信号；当N个放电脉冲信号中的N-n个放电脉冲信号均为逻辑高电平，且n个放电脉冲信号均为逻辑低电平时，生成高电平的校准放电脉冲信号；当N个放电脉冲信号中的N-n个放电脉冲信号均为逻辑低电平，且n个放电脉冲信号均为逻辑高电平时，生成低电平的校准放电脉冲信号。例如，第二校准单元用于当3个放电脉冲信号均为逻辑高电平时，生成高电平的校准放电脉冲信号；当3个放电脉冲信号均为逻辑低电平时，生成低电平的校准放电脉冲信号；当3个放电脉冲信号中的2个放电脉冲信号均为逻辑高电平，且1个放电脉冲信号均为逻辑低电平时，生成高电平的校准放电脉冲信号；当3个放电脉冲信号中的2个放电脉冲信号均为逻辑低电平，且1个放电脉冲信号均为逻辑高电平时，生成低电平的校准放电脉冲信号。
具体的，第一校准单元或第二校准单元，包括：具有N个输入端和N个输出端的信号生成单元，以及信道复用器。信号生成单元的N个输入端与N个鉴频鉴相单元的输出端一一连接，用于根据N个充电脉冲信号或N个放电脉冲信号，通过N个输出端分别输出N-1个信道信号和一路置位信号。信道复用器用于根据N-1个信道信号和一路置位信号，生成校准充电脉冲信号或校准放电脉冲信号。具体的，信号生成单元包括：多个与门和多个异或门；一部分与门与一部分异或门的部分输入端作为N个输入端，另一部分的与门和另一部分的异或门的输出端作为N个输出端。
示例性的，如图4所示，当N为3时，所述信号生成单元包括：与门1042、与门1043、异或门1041、异或门1044、异或门1045。与门1042的第一输入端与异或门1044的第一输入端连接后作为信号生成单元的输入端1，与门1042的第二输入端与异或门1044的第二输入端连接后作为信号生成单元的输入端2，与门1042的输出端和与门1043的第一输入端连接；异或门1044的输出端与异或门1045的第一输入端连接，异或门1045的第二输入端与异或门1041的第一输入端连接后作为信号生成单元的输入端3，异或门1045的输出端与二信道复用器1046的置位端(C端)连接；异或门1041的第二输入端和与门1043的第一输入端连接，异或门1041的输出端与二信道复用器1046的信道1(S1端)连接；与门1043的第二输入端与异或门1045的第二输入端连接，与门1043的输出端与信道复用器的信道2(S2端)连接。
示例性的，如上述图4所示，第一个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号通过接收端1进入第一校准单元或第二校准单元后，该充电脉冲信号/放电脉冲信号经过与门1042做逻辑乘后，输出结果与第三个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号一同再经过与门1043做逻辑乘，输出结果进入二信道复用器1046的信道2，同时，该输出结果与第三个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号一同再经过异或门1041做逻辑加后，输出结果进入二信道复用器1046的信道1；同时，第一个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号，以及第二个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号一同经过异或门1044做逻辑加，输出结果与第二个鉴频鉴相单元生成的充电脉冲信号/放电脉冲信号一同再经过异或门1045做逻辑加，输出结果进入二信道复用器1046的置位端；二信道复用器1046根据信道1、信道2和置位端输入的信号，生成校准充电脉冲信号/校准放电脉冲信号。
本发明还提供一种锁相环电路，如图5所示，该锁相环电路包括：电荷泵、低通滤波器、压控振荡器、N分频器和上述的基于冗余位校正的鉴频鉴相器。
本发明提供的鉴频鉴相器包括用于消除死区的延时单元，以及校准单元，可以在消除死区的同时对输出的充/放电脉冲信号做时序逻辑上的校准，提高了鉴频鉴相的准确性和抗单粒子效应造成的时序翻转的能力，从而使得包含本发明的鉴频鉴相器的锁相环电路的锁定时间减少，锁相精度提高。另外，本发明提供的鉴频鉴相器还适用于面阵型的锁相环时钟源。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于冗余位校正的鉴频鉴相器，其特征在于，包括：
N个鉴频鉴相单元、第一校准单元和第二校准单元；N为大于0的整数；
每个鉴频鉴相单元包括用于消除死区的延时单元，所述每个鉴频鉴相单元，用于根据输入的参考时钟信号和反馈时钟信号之间的相位关系，生成充电脉冲信号或放电脉冲信号；
所述第一校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述充电脉冲信号进行时序逻辑的校准，生成校准充电脉冲信号；
所述第二校准单元，用于对所述N个鉴频鉴相单元一一对应的N个所述放电脉冲信号进行时序逻辑的校准，生成校准放电脉冲信号。
2.根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，每个鉴频鉴相单元包括：
第一D触发器，数据输入端用于输入高电平，时钟信号输入端用于输入参考时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出充电脉冲信号；
第二D触发器，数据输入端用于输入高电平，时钟信号输入端用于输入反馈时钟信号，复位端用于与所述延时单元的输出端连接，输出端用于输出放电脉冲信号；
所述延时单元，输入端与与门的输出端连接；
所述与门，第一输入端与所述第一D触发器的反相输出端连接，第二输入端与所述第二D触发器的反相输出端连接。
3.根据权利要求2所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述延时单元包括：两个串接的非门，其中，一个非门的输入端与所述与门的输出端连接，另一个非门的输出端与所述第一D触发器的复位端和所述第二D触发器的复位端分别连接。
4.根据权利要求2所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第一D触发器，用于当所述参考时钟信号的相位超前于所述反馈时钟信号的相位时，通过所述第一D触发器的输出端输出充电脉冲信号；所述第二D触发器，用于当所述参考时钟信号的相位落后于所述反馈时钟信号的相位时，通过所述第二D触发器的输出端输出放电脉冲信号。
5.根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第一校准单元，用于当N个所述充电脉冲信号均为逻辑高电平时，生成高电平的校准充电脉冲信号；当N个所述充电脉冲信号均为逻辑低电平时，生成低电平的校准充电脉冲信号；当N个所述充电脉冲信号中的N-n个所述充电脉冲信号均为逻辑高电平，且n个所述充电脉冲信号均为逻辑低电平时，生成高电平的校准充电脉冲信号；当N个所述充电脉冲信号中的N-n个所述充电脉冲信号均为逻辑低电平，且n个所述充电脉冲信号均为逻辑高电平时，生成低电平的校准充电脉冲信号；n小于N/2。
6.根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第二校准单元，用于当N个所述放电脉冲信号均为逻辑高电平时，生成高电平的校准放电脉冲信号；当N个所述放电脉冲信号均为逻辑低电平时，生成低电平的校准放电脉冲信号；当N个所述放电脉冲信号中的N-n个所述放电脉冲信号均为逻辑高电平，且n个所述放电脉冲信号均为逻辑低电平时，生成高电平的校准放电脉冲信号；当N个所述放电脉冲信号中的N-n个所述放电脉冲信号均为逻辑低电平，且n个所述放电脉冲信号均为逻辑高电平时，生成低电平的校准放电脉冲信号；n小于N/2。
7.根据权利要求1所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述第一校准单元或所述第二校准单元，包括：具有N个输入端和N个输出端的信号生成单元，以及信道复用器；
所述信号生成单元，N个输入端与所述N个鉴频鉴相单元的输出端一一连接，用于根据N个所述充电脉冲信号或N个所述放电脉冲信号，通过所述N个输出端分别输出N-1个信道信号和一路置位信号；
所述信道复用器，用于根据所述N-1个信道信号和所述一路置位信号，生成校准充电脉冲信号或校准放电脉冲信号。
8.根据权利要求7所述的基于冗余位校正的鉴频鉴相器，其特征在于，所述信号生成单元包括：多个与门和多个异或门；一部分与门与一部分异或门的部分输入端作为所述N个输入端，另一部分的与门和另一部分的异或门的输出端作为所述N个输出端。
9.根据权利要求7或8所述的基于冗余位校正的鉴频鉴相器，其特征在于，当N为3时，所述信号生成单元包括：
第一与门，第一输入端与第二异或门的第一输入端连接后作为所述信号生成单元的第1个输入端，第二输入端与所述第二异或门的第二输入端连接后作为所述信号生成单元的第2个输入端，输出端与第二与门的第一输入端连接；
所述第二异或门，输出端与第三异或门的第一输入端连接；
所述第三异或门，第二输入端与第一异或门的第一输入端连接后作为所述信号生成单元的第3个输入端，输出端与所述信道复用器的置位端连接；
所述第一异或门，第二输入端与所述第二与门的第一输入端连接，输出端与所述信道复用器的第一个信道连接；
所述第二与门，第二输入端与所述第三异或门的第二输入端连接，输出端与所述信道复用器的第二个信道连接。
10.一种锁相环电路，其特征在于，包括：电荷泵、低通滤波器、压控振荡器、N分频器和权利要求1～9任一项所述的基于冗余位校正的鉴频鉴相器。
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