CN1057882C - 锁相环合成器及其控制方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 43
- 238000004891 communication Methods 0.000 claims description 54
- 230000003071 parasitic effect Effects 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 29
- 230000011664 signaling Effects 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001914 filtration Methods 0.000 claims description 3
- 238000004886 process control Methods 0.000 claims 1
- 238000011105 stabilization Methods 0.000 abstract description 4
- 230000006641 stabilisation Effects 0.000 abstract description 3
- 230000001629 suppression Effects 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001413 cellular effect Effects 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/20—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a harmonic phase-locked loop, i.e. a loop which can be locked to one of a number of harmonically related frequencies applied to it
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
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Abstract
由高速时间常数电路32确定的时间常数适于高速牵引输出频率fo，而由低速时间常数电路33确定的时间常数适于稳定输出频率相应值和抑制寄生输出频率。例如，当输出频率从fo切换到fb时，是在开关Sa为ON、开关Sb为OFF时通过设置分频比率n切换的。同样，开关Sa关断，输出频率稳定后，开关Sb打开。提高了输出频率切换速度以及在频率切换后抑制寄生输出频率而无须使用高精度的A/D变换器或D/A变换器。
Description
本发明涉及锁相环(PLL)合成器及对其的控制方法，所述锁相环合成器是为按键通话无线设备、数字蜂窝电话、数字无绳电话等使用的。
具有图9所示结构的PLL合成器是已知的。图9简略示出YoshiakiTARU SAWA、和Yasushi YAMAO及NTT无线电通信系统实验室的“高速数字环路预设置(DLP)频率合成器”的结构，它已被记载在1989年秋日本电子与通信工程师协会技术研究报告的B545 P2-215中。
在该结构中，PLL是由可变频率分频器1、相位检测器(PD)2、环路滤波器3和压控振荡器(VCO)4构成。VCO4以输出频率fo振荡，该频率取决于由PD2通过环路滤波器3和加法器8提供的控制电压。VCO4在以后的级中将振荡信号送到一电路(未示出)。由VCO4产生的输出频率fo由可变频率分频器1分频，而分频后信号送到PD2。
将分频比率设置成小于1的某值是可能的。如果假设分频比率为n，则由可变频率分频器1送到PD2的频率是fo/n。PD2将由可变频率分频器1提供的信号频率与作为输出频率fo的基准的基准频率fr进行比较。换言之，PD2检测相位并根据检测结果产生VOC4的控制电压。在PD2的下一级设置的环路滤波器3有一个对稳定PLL输出频率fo所必须的时间常数。由PD2产生的控制电压通过环路滤波器3送到VCO4。这样，可以这样控制输出频率fo以使其具有是基准频率fr n倍的值。
在图9所示结构中，还设有控制器5、A/D变换器6、D/A变换器7和加法器8。控制器5按所需的输出频率fo，数字化地设置可变频率分频器1的分频比率n。即，图9所示的PLL用作DLP(数字环回路)。控制器5使用A/D变换器6、D/A变换器和加法器8以切换输出频率fo。
首先由A/D变换器6将VCO4的控制电压变换为一个数字值。该数字控制电压存储在控制器5中。预先对各种输出频率执行这些处理。为了将输出频率fo切换到不同的输出频率fo，控制器5取出对应于必须的输出频率fo的控制电压。D/A变换器7将由控制器5取出的控制电压变换为模拟信号并将之送到加法器8。类似地，控制器5将可变频率分频器1重新设定。
按照图9所示结构，实现了以高速度切换输出频率fo的PLL合成器。例如，PLL合成器能够在甩手(hands off)方式下缩短切换输出频率fo或移动通信区域漫游所需时间，并且适合于1.5GHz的频段。
图1O简要地示出PLL合成器的结构，例如，Toshimitsu KIBAYAS-HI，Yoshifumi TODA和Susumu SASAKI Fujitsu公司的“用于数字移动无线电通信的有短的切换时间的频率合成器”，该文记载在1990年秋日本电子与通信工程师协会技术研究报告B308 P2-308中。在图10中，该图已简化以使现有技术与本发明的区别更加清楚。
图10所示的PLL合成器由分频器9、PD2、环路滤波器3和VCO4构成。环路滤波器3的时间常数通过使用控制器5、ROM10和D/A变换器11来设置。
在切换VCO4的输出频率fo时，控制器5控制ROM 10的读出操作以便从ROM10输出对应于输出频率fo的数据。D/A变换器11将该数据变换为模拟信号并将该信号送到环路滤波器3。环路滤波器3的时间常数由其中所设的电容器(未示出)确定，而该电容器由D/A变换器11的输出充电。
按照该结构，有可能以高速度切换VCO4的控制电压，从而高速地将输出频率改变为所需的输出频率fo。例如，有可能在2毫秒内将输出频率fo从1387MHz改变为1412MHz。
如上所述，按常规已提出增强PLL合成器中切换输出频率fo速度的各种方法。然而这些方法需要有高精度的A/D变换器和/或D/A变换器，因此使电路结构复杂化。
例如，在使用图9或图10所示电路结构的情况下，将在本机振荡器中考虑四相移相键控(QPSK)解调。如果基准振荡器的输出作为基准频率fr的输入，为了在切换有大约15MHz差值的输出频率fo的同时使数字的QPSK能解调，则有必要在大约1毫秒内把输出频率fo收敛(稳定)在目标频率上而只有小于约200Hz的误差。
为了在图9所示的结构中在大约1毫秒内稳定输出频率fo，来自可变频率分频器1的频率输出的误差必须不大于4KHz，而要求表示从控制器5送到可变频率分频器1的分频比率n的数字数据有足够高的精度以达到稳定。也就是说，为了以大约15MHz的差值切换频率，要求A/D变换器6和D/A变换器7有不少于12位的精度。
在图10所示结构中，为了在大约1毫秒内以小于200Hz的误差切换差值约为15MHz的频率，要求D/A变换器11有不少于17位的精度。此外，在图10所示结构中，由于环路滤波器3的电容器是由D/A变换器11的输出充电的，电容器的电荷在到达频率改变结束前的下一级的电路中会失去，这样就存在对高速频率改变的限制。
作为一种无须使用有这样高精度的D/A变换器或A/D变换器来以高速切换输出频率fo的方法，实用的已有例如使用两个PLL的方法。以这种方法，一个PLL用于以当前时间产生输出频率fo，而另一个PLL为下一个时间准备输出频率fo。然而，这种方法需要只用一个PLL方法中所需电路的两倍的电路，从减小电路体积、成本和功耗的观点看，是不利的。
因此，本发明的第一目的是克服现有技术中的上述问题，并允许输出频率的高速切换而无须多个PLL，从而实现减小电路体积、成本和功耗。
本发明的第二个目的是允许输出频率的高速变换而无须使用有高精度的D/A变换器或A/D变换器，从而简化电路结构。
本发明的第三个目的是以适合于例如数字QPSK解调的速度稳定输出频率。
本发明的第四个目的是抑制由于PLL基准频率的误差在频率切换后产生的寄出输出频率和由于分频比率到小于1的值所产生的转差频率。
为了达到这些目的，按本发明的第一方面提供的一种PLL合成器包含：用于以取决于所供给的控制电压的输出频率振荡的振荡器；用于按所要求输出频率对输出频率进行分频的分频器；用于通过引用是输出频率基准的基准频率检测分频输出频率的相位以产生控制电压的相位检测器；通过滤波由检测器产生的控制电压以稳定输出频率并将滤波后控制电压送到振荡器的环路滤波器；该环路滤波器包括：
a)始终插在检测器与振荡器之间并有一个设置成在改变所需输出频率时有一个预定的第一时间常数的高速时间常数电路，由振荡器产生的输出频率以高速逐步改变为一个新的输出频率；
b)在偶尔需要时插在检测器与振荡器之间的低速时间常数电路，该电路有一个预定的第二时间常数，这样设置该常数使得由于基准频率的误差或分频的输出频率误差产生的寄生输出频率在低速时间常数电路插在检测器和振荡器之间时被抑制，以及
c)切换装置，用于在需要时通过低速时间常数电路形成和切断检测器与振荡器之间的信号通道。
在按本发明第二方面提供的PLL合成器中，第一方面的PLL合成器还配备有多个输出频率，多个输出频率至少包括第一和第二频率；和并行配置的多对低速时间常数电路和切换装置，其中的每一个与多个输出频率中的一个相配。PLL合成器还包含用于控制分频器的控制器和按照预定处理的切换装置；
该控制器包括：
a)通过控制分频器将输出频率从第一频率切换到第二频率的装置；
b)用于在输出频率从第一频率切换到第二频率时通过控制对应于第一频率的切换装置经过对应于第一频率的低速时间常数电路切断检测器与振荡器之间信号通道的装置；
c)用于通过低速时间常数电路形成检测器与振荡器之间信号通道的装置，该低速时间常数电路通过控制对应于第二次频率的切换装置在输出频率逐步变为第二频率后对应于第二频率。
按照本发明的第三方面提供的一种类似于按本发明第一方面提供的PLL合成器，它还进一步包含用于按预定过程控制分频器和切换装置的控制器，该控制器包括：
a)用于切换分频器的分频比率到一个对应于当输出频率要暂时从通信频率切换到暂时频率时的暂时频率值的装置；
b)用于通过在输出频率待暂时从通信频率切换到暂时频率时控制切换装置来切换环路滤波器的时间常数至小于通常值的装置；
c)用于将分频器的分频比率切换到一个在输出频率待返回通信频率时对应于该通信频率的值的装置；
d)用于将环路滤波器的时间常数切换到一个对应于通信频率并适合于通过在输出频率返回到通信频率后控制切换装置来抑制寄生输出频率的值的装置。
在按照本发明的第一到第三方面提供的PLL合成器中，有可能在比较小时间常数和比较大的时间常数之间切换环路滤波器的时间常数。更具体地说，只有当把高速时间常数电路插在检测器和振荡器之间时，环路滤波器的时间常数才变成相当小的时间常数，该常数仅由高速时间常数电路来确定。在此状态下，如果按所需输出频率设置的分频器的频分比率以便切换振荡器的输出频率，那么，振荡器的输出频率以高速度逐步方式改变为一个新的频率。另一方面，当通过切换装置的操作将低速时间常数电路插在检测器和振荡器之间时，环路滤波器的时间常数变成一个相当大的时间常数，该常数主要由低速时间常数电路确定。在此状态下，环路滤波器的时间常数太大以至不能高速改变输出频率。然而，通过使用低速时间常数电路，有可能抑制由于供给检测器的基准频率的误差或由于分频器分频误差所产生的寄生输出频率(例如，由于带有小于1数值的分频比率的转差频率)。
例如，当PLL合成器用于无线设备的本机振荡器时，(例如，按键通话无线设备、数字移动电话系统的站和数字无绳电话系统的站)，其中所发送的频率不同于所接收的频率，为使用该设备，存在方法A)在对应于发送频率和接收频率的频率之间切换PLL合成器的输出频率；及方法B)使用外部设备处理发送频率和接收频率间的差别，而无须在整个发送和接收过程中切换输出频率。
在采用方法A)的情况下，以本发明第一到第三方面中任一个提供的PLL合成器可以用于高速频率改变或抑制在发送频率和接收频率之间切换时的寄生输出频率。
按照本发明第二方面提供的PLL合成器，在切换构成PLL合成器的振荡器(如VCO)的输出频率从第一频率到第二频率，分频器的分频比率从对应于第一频率的值改变成对应于第二频率的值时，借助于切换装置的控制断开通过对应于第一频率的低速时间常数电路的信号通路。用此操作，环路滤波器的时间常数变为适合于高速频率改变的值，从而以高速将频率改变为第二频率。
此外，按照本发明第二方面提供的PLL合成器，在输出频率改变为第二频率时，该控制器通过对应于第二频率的低速时间常数电路产生一信号通路。在低速时间常数电路插在检测器与振荡器之间时，它抑制了由于基准频率的误差和/或分频器分频误差引起的寄生输出频率的产生。所以，在频率改变结束之后，寄生输出频率的产生受到抑制。低速时间常数电路的个数不限于2个。
即使在使用PLL合成器时采用不通过发送和接收切换输出频率的方法B)，本发明第三方面提供的PLL合成器也是有用的。例如，在采用由移动电话系统表示的TDMA(时分多路访问)系统，例如日本的PDC和美国的TIA，及例如日本的PHS(个人手提电话系统)的数字无绳电话系统中，当使用预定频率通道发送或接收信号时，载波感测是在预定时间(既不是在发送又不是在接收时隙内执行的以便判断在其他频率通道是否存在有意义电平的信号。在这种应用所使用的PLL合成器中，用作本机振荡器的PLL合成器的输出频率在从发送切换到接收或相反时不作切换，而是在操作从发送或接收切换到载波感测时，便进行切换。本发明可以应用于这种切换。采用本发明提高了以监视及抑制在频率返回到发送或接收频率时可能产生的寄生输出频率为目的的频率改变的速度。在为此目的使用的PLL合成器中，由于是监视对象的频率不用于通信，因此不存在以此频率产生寄生输出频率的问题。因此，一个低速时间常数电路已足够。
如上所述，按照本发明，有可能产生适合于监视其它频率通道或无须有高精度的A/D变换器或D/A变换器的输出频率的切换。有可能通过使用高速时间常数电路及抑制使用低速时间常数电路的频率切换后的寄生输出频率而提高频率切换的速度。例如，即使输出频率以大约15MHz差值切换，仍有可能在大约1毫秒内以约小于200Hz的误差稳定输出频率fo，从而有助于允许数字QPSK解调。此外，由于送到PLL的基准频率误差或由于带有小于1值的分频比率的转差频率而产生的寄生输出频率得以很好地抑制。结果，有可能产生适用按键通话无线电设备、数字蜂窝电话、数字无绳电话等并有小体积和低成本的PLL合成器。
低速度时间常数电路可由串联连接的电阻器和电容器组成。在具有这种结构的低速时间常数电路中，可以通过存储在电容器中的电荷来抑制输出频率波动。由于通过切断经过低速时间常数电路的信号通道来保持电容器带电。在直到后来经过低速时间常数电路的信号通道完成之前保持电容器的电压。所以，引起寄生输出频率的相位检测器输出的高频分量被电容器吸收而不会使高频分量漏泄到输出中。在制备有多个低速时间常数电路时，构成各自低速时间常数电路的电阻器的至少一部分可以由其它低速时间常数电路所共享。以这种方式，可以简化该设备的结构。
按照本发明的第四方面提供的一种控制设备包含：
a)用于将分频器分频比率切换为对应于在输出频率从第一频率切换到第二频率时的第二频率的一个数值的装置；
b)用于将环路滤波器的时间常数从对应于第一频率并适合于抑制寄生输出频率的一个数值切换为适于在输出频率从第一频率切换到第二频率时高速频率改变的一个数值的装置；以及
c)用于将环路滤波器时间常数从适合于高速频率改变的数值切换到对应于第二频率及适合于抑制寄生输出频率的数值的装置。
按照本发明的第五方面所提供的一种控制设备包含：
a)用于将分频器分频比率切换为对应于在输出频率从通信频率切换为临时频率时的临时频率的一个数值的装置；
b)用于将环路滤波器的时间常数切换为在输出频率从通信频率切换到临时频率时小于通常数值的一个数值的装置；
c)用于将分频器分频比率切换为在输出频率返回到通信频率时对应于通信频率的一个数值的装置；以及
d)用于将环路滤波器时间常数切换到对应于通信频率及适合于抑制在输出频率返回到通信频率后的寄生输出频率的数值的装置。
按照本发明的第六方面所提供的一种控制方法包含以下步骤：
a)将分频器分频比率切换为对应于在输出频率从第一频率切换为第二频率时的第二频率的一个数值；
b)将环路滤波器的时间常数从对应于第一频率并适合于抑制寄生输出频率的一个数值切换为适合于在输出频率从第一频率切换到第二频率时高速频率改变的一个数值；以及
c)将环路滤波器时间常数从适合于高速频率改变的数值切换到对应于第二频率及适合于在输出频率改变为第二频率后抑制寄生输出频率的数值。
按照本发明的第七方面所提供一种控制方法包含以下步骤：
a)将分频器的分频比率切换为对应于在输出频率从通信频率切换为临时频率时的临时频率的一个数值；
b)将环路滤波器的时间常数切换为在输出频率从通信频率切换到临时频率时小于通常数值的一个数值；
c)将分频器的分频比率切换为在输出频率返回到通信频率时对应于通信频率的一个数值；以及
d)将环路滤波器的时间常数切换到对应于通信频率及适合于抑制在输出频率返回到通信频率后的寄生输出频率的数值。
本发明第四和第六方面提供的控制设备和控制方法对实现本发明的第二方面是适合的，而本发明的第五和第七方面提供的控制设备和控制方法适合于实施本发明的第三方面。
通过以下结合附图对本发明的最佳实施例的说明可以对本发明的以上和其它目的、特征和优点更加清楚。附图中：
图1是简要说明按照本发明的PLL合成器的第一和第二实施例的结构的框图；
图2是说明本发明第一实施例环路滤波器的主要部分具体是内部的电路图；
图3是说明在开关Sa保持为开(ON)时频率切换时频率稳定速度的时序图；
图4是说明在控制开关Sa和Sb时切换频率时频率稳定速度的时序图；
图5是在频率从fa切换到fb时的控制过程流程图；
图6是在频率从fb切换到fa时的控制过程流程图
图7是在监视频率时的控制过程流程图；
图8是说明本发明第二实施例环路滤波器的主要部分具体是内部的电路图；
图9是简要说明常规PLL合成器结构的框图，以及
图10是简要说明另一种常规PLL合成器结构的框图。
现参考诸附图更详细地说明本发明的最佳实施例。对与图9和图10现有技术中相同元件的元件以相同的标号指出，并省略对其的说明。
a)第一实施例的总体结构
图1简要说明按照本发明的PLL合成器的第一实施例的结构。在该结构中，PLL是由可变频率分频器1、PD2、环路滤波器3a和VCO4组成。控制器5a将可变频分频器1的分频比率数字地控制为小于1的数值。即，图1所示的PLL合成器用作一种DLP合成器。控制器5a允许高速切换输出频率fo并能通过切换设在环路滤波器3a中的开关很好地抑制寄生输出频率。
b)第一实施例中环路滤波器3a的结构。
图2说明该实施例中环路滤波器3a的结构。该环路滤波器3a由运算放大器31、高速时间常数电路32和低速时间常数电路33、34组成。
高速时间常数电路32由电阻器R、Rh和电容器Chs、Ch组成。电阻器R设在环路滤波器3a的输入端与运算放大器31的反相输入端之间。电阻器Rh的一端和电容器Chs的一端均连接到运算放大器31的反相输入端，而电阻器Rh和电容器Chs并联连接。电阻器Rh和电容器Chs的并联电路通过电容器Ch连接到运算放大器31的输出端，即环路滤波器3a的输出端。换言之，电阻器Rh和电容器Chs、Ch构成该运算放大器31的反馈电路。由反馈电路和输入电阻R构成的高速时间常数电路32与运算放大器31一起构成一个环路滤波器。环路滤波器的时间常数是由高速时间常数电路32的时间常数确定的。在该实施例中，将高速时间常数电路32的时间常数投置为适合于在切换输出频率fo时高速牵引的小数值。
低速时间常数电路33是由电阻R、电阻Ra、电容器Cas、和Ca组成。电阻Ra和电容Cas并联连接，其每一个一端连接到运算放大器31的反相输入端而每个另一端通过电容器Ca和开关Sa连接到运算放大器31的输出端。在开关Sa闭合而开关Sb开路时，低速时间常数电路33和运算放大器31与高速时间常数电路32一起构成一个环路滤波器。该环路滤波器的时间常数主要由低速时间常数电路33的时间常数确定。在该实施例中，将低速时间常数电路33的时间常数设定为能够通过频率fa稳定输出频率fo和抑制寄生输出频率的一个数值。
低速时间常数电路34由电阻R、电阻Rb、电容器Cbs和Cb构成。电阻器Rb和电容器Cbs并联连接，其各一端连接到运算放大器31的反向输入端而各另一端通过电容器Cb和开关Sb连接到运算放大器31的输出端。在开关Sb闭合而开关Sa断开时，低速时间常数电路34和运算放大器31与高速时间常数电路32一起构成一个环路滤波器。环路滤波器的时间常数由低速时间常数电路33的时间常数确定。在该实施例中，低速时间常数电路34的时间常数设置为能够用频率fb稳定输出频率fo及很好地抑制寄生输出频率的数值。
控制器5a控制构成环路滤波器3a的开关Sa、Sb。第一实施例的特征在于环路滤波器3a的结构和控制器5a的控制过程。
c)比较实例
为了弄清楚本发明的优点和导致这些优点的系统，图3示出常规控制过程作为比较实例。图3表示在开关Sa保持为接通时通过控制可变频率分频器1的分频比率n将输出频率从fo切换到fa时的频率稳定操作。在图3中，假定fa＝815MHz和fb＝800MHz，及为将输出频率fo控制为fa所必须的分频比率n为2037.5，而为控制输出频率fo为fb所必须的分频比率n为2000.0。
如图3所示，在开关Sa保持为接通(ON)当控制器5a将分频比率n从2037.7改变为2000.0(时间＝0)时，输出频率fo从fa切换到fb需要较长时间。为了对此作具体描述，为以小于约200Hz误差将输出频率fo稳定为频率fb所需时间大于8毫秒。若为切换输出频率fo需要如此长时间，则就不能实现适用于数字QPSK解调的本机振荡器的PLL合成器，使得良好的解调成为不可能。
d)切换频率的过程
在该实施例中，控制器5a在输出频率fo从fa切换到fb或相反时施加图4至6所示的控制。图4示出在切换频率时的频率稳定状态，图5示出在频率从fa切换到fb时，控制器5a的控制过程，而图6示出在频率从fb切换到fa时控制器5a的控制过程。在这些附图中，同样假设fa＝815MHz和fb＝800MHz，为控制输出频率fo至fa所必须的分频比率n为2037.5，为控制输出频率fo至fb所必须的分频比率n为2000.0。
首先考虑输出频率从fa切换到fb(时间＝0)的情况。假定在前面的时刻已将输出频率fo控制到频率fb。由于该经历，为将输出频率fo稳定在fb所需要的电荷已存储在低速时间常数电路34的电容Cb中。同时还假定在从fa切换到fb之前开关Sa立刻为开(ON)而开并Sb为关(OFF)。
当控制器5a将输出频率fo从fa切换到fb时，先将可变频率分频器1的分频比率n从对应于fa的2037.5切换到对应于fb的2000.0(图5中步骤100)。同时，控制器5a关掉环路滤波器3a的开关Sa(步骤100)。由于开关Sa和Sb均为OFF，环路滤波器3a的时间常数变成由高速时间常数电路32确定的时间常数。利用该时间常数，输出频率fo被快速地改变。更具体地说，在约0.6毫秒内完成频率的切换。
由于时间常数是由高速时间常数电路32确定的数值，如图4所示在频率切换后立刻产生些许寄生输出频率。为了在该实施例中快速抑制寄生输出频率，控制器5a在切换结束后的预定时刻，即，输出频率fo足够稳定在频率fb(步骤102)时被接通。然后环路滤波器3a的时间常数变为由低速时间常数电路34确定的时间常数。这是因为构成低速时间常数电路34的电容器Cb有一个大于电容Ch的容量。
结果，通过以图4所示时序接通开关Sb，基准频率fr的噪声或由分频器1引起的转差频率从而寄生输出频率被抑制。为稳定输出频率fo在开关Sb为ON于fb所必要的电荷已存储在电容Cb中。因此，当输出频率fo已控制在前面时刻的频率fb时，如前所述，通过以图4所示时序将开关Sb接通，就可以产生上述优点而不使输出频率波动。
当输出频率fo从频率fb切换到频率fa(图4和图6的右半边)，在开关Sb为ON状态下开关Sb被关断(步骤106)，并在输出频率fo改变为频率fa(步骤108)后，开关Sa被接通(步骤110)。
在该实施例中，输出频率fo在fa和fb之间切换，但是输出频率的个数不限为2。在为fo提供三种不同输出频率的情况下，所设低速时间常数电路的个数变为3个。这种改动对本领域技术人员参考本申请文件的说明书和附图是很容易实现的。
PLL合成器的这个实施例用于切换本机振荡频率(PLL合成器的输出频率fo)的本机振荡器。切换本机振荡频率的这种操作不仅可用在将发送频率或接收频率切换到另一个频道频率而且可用于在按键通话无线设备中发送频率被切换到接收频率或相反情况。
这是因为假定基准频率fr为400KHz，在该实施例中可变频率分频器1的分频比率n在2037.5和2000.0之间切换(815MHz/400KHz＝2037.5，800MHz/400KHz＝2000.0)。然而，基准频率fr可被设置为任何数值，故使可变频率分频器1的分频比率n可设为任何值。
e)监视频率的过程
本发明并不限于频率的切换。例如，本发明也可用来监视在例如数字便携电话的TDMA(时分多路访问)的无线电设备中执行的频率。对频率的监视涉及对以一确定频率，例如在频率fb，通信期间临时接收的另一频率的处理以便判断是否存在频率载波。图7示出控制器5a执行监视的控制过程。
如图7所示，控制器5a首先将可变频率分频器1的分频比率n切换为对应于作为监视对象的频率的数值(步骤112)。同时，控制器5a关断对应于已建立通信的频率的开关(如Sb)，从而将环路滤波器3a的时间常数改变为由高速时间常数电路32确定的相当小的时间常数(步骤112)。在后级，由一电路(未示出)完成载波检测后，换言之，预定的监视周期结束(步骤114)后，控制器5a将分频比率n切换为对应于原始频率的数值(如2037.5)(步骤116)。在稳定输出频率fo所需时间已过去的时刻(步骤118)，控制器5a接通对应于原始频率的开关(如Sb)(步骤120)。
以这种方式，有可能快速地将频率改变为是监视的目标频率。由于该频率只用于载波的检测，而不用于通信，不要求例如话音之类的信息通信所需的高精度的频率稳定度因此不必提供为稳定作为监视目标的输出频率fo的低速时间常数电路。
在载波检测结束后开始通信时，通过快速改变在短时间内稳定该频率，此后对低速时间常数电路供电以便抑制寄生输出频率。该操作允许用于通信目的的高速改变及对寄生输出频率很好的抑制。
f)第二实施例中环路滤波器3b的结构
图8示出本发明的PLL合成器的第二实施例的主要部分的结构，在图8中，环路滤波器3b用在图1所示环路滤波器3a的位置。环路滤波器3b与环路滤波器3a的不同在于它是滞后超前型的。在图4所示的控制由具有该结构的第二实施例执行时，导致以与第一实施例同样方式完成高速输出频率fo改变和寄生输出频率的抑制。
g)实施例的优点
如上所说明，在每一个实施例中，高速时间常数电路32和低速时间常数电路33、34设置在环路滤波器3a或3b中，，通过使用开关Sa和Sb将低速时间常数电路33和34适当插在一电路中。所以，适合于监视频率及切换输出频率fo的PLL合成器可通过使用高精度的A/D变换器或D/A变换器来得到。有可能通过使用高速时间常数电路32提高切换速度或频率及在输出频率fo切换后通过使用低速时间常数电路33和34来很好地抑制寄生输出频率。例如，即使输出频率fo以约15MHz的差进行切换，也有可能在约1毫秒内以小于200Hz左右的误差稳定输出频率fo，从而使得能进行数字QPSK解调。由于提供给检测器的基准频率fr的误差或由于使用降到小于1的数值的分频比率n引起的转差频率产生寄生输出频率。结果，有可能产生一个适合于按键通话的无线电设备、数字蜂窝式电话、数字无绳电话等使用，且有小尺寸和低成本的PLL合成器。
在这些实施例中的每一个中，电阻器R为高速时间常数电路32和低速时间常数电路33和34所共享。这相当程度上简化了该设备的结构。
虽然已说明了目前被认为是本发明的最佳实施例的内容，但应该理解可能对此作出各种变型，所附权利要求旨在复盖所有这些落在本发明精神和范围内的变型。
Claims (21)
1.一种锁相环合成器，包含：
一个以取决于所加控制电压的输出频率振荡的振荡器(4)；
一个用于按照所需输出频率对输出频率分频的分频器(1)；
一个用于通过参照作为输出频率基准的基准频率检测分频输出频率的相位以产生控制电压的检测器(2)；以及
一个通过对由所述检测器(2)产生的控制电压进行滤波而稳定输出频率并将滤波后的控制电压送到所述振荡器(4)的环路滤波器(3a、3b)；
所述环路滤波器(3a、3b)包括：
始终插在所述检测器(2)与所述振荡器(4)之间，并有一个设置成在改变所需输出频率时有一个预定的第一时间常数，使得由所述振荡器产生的输出频率以高速逐步改变为一个新的输出频率的高速时间常数电路(32)；
在需要时插在所述检测器(2)与所述振荡器(4)之间的低速时间常数电路(33、34)，该低速时间常数电路有一个预定的第二时间常数，该第二时间常数这样设置使得由于基准频率的误差或分频输出频率的误差造成的寄生输出频率在低速时间常数电路(33、34)插在所述检测器和所述振荡器之间时被抑制；
当所述低速时间常数电路(33、34)不插在所述检测器(2)与所述振荡器(4)之间时，所述低速时间常数电路(33、34)保持表示它插在所述检测器(2)与所述振荡器(4)之间时所要输出的频率的信息；以及
切换装置，用于在需要时通过所述低速时间常数电路(33、34)形成和切断所述检测器(2)与所述振荡器(4)之间的信号通道。
2.根据权利要求1所述的合成器，其特征在于，设有多个输出频率(fa、fb)，所述多个输出频率至少包括第一(如fa和第二(如fb)频率；且
并行设置多对低速时间常数电路(33、34)和切换装置(Sa、Sb)，其中的每一个被提供多个输出频率中的一个；
所述锁相环合成器还包含一个用于按照预定处理过程控制分频器(1)和所述切换装置(Sa、Sb)的控制器(5a)；
所述控制器(5a)包括：
通过控制所述分频器(1)将输出频率(fo)从第一频率(如fa)切换到第二频率(如fb)的装置(100)；
用于在输出频率(fo)从第一频率(如fa)切换到第二频率(如fb)时，通过控制对应于第一频率(如fa)的所述切换装置(如Sa)，经过对应于第一频率的所述低速时间常数电路(33)切断所述检测器(2)与所述振荡器(4)之间的信号通道的装置(100)；以及
用于在输出频率(fo)以逐步方式变为第二频率(如fb)后，通过控制对应于第二频率(如fb)的所述切换装置(如Sb)，经过对应于第二频率(例如，fb)的所述低速时间常数电路(34)形成所述检测器(2)与所述振荡器(4)之间的信号通道的装置(102、104)。
3.根据权利要求1所述的锁相环合成器，其特征在于还包含一个用于按预定过程控制所述分频器(1)和所述切换装置(Sa、Sb)的控制器，所述控制器(5a)包括：
用于切换所述分频器(1)的分频比率到一个对应于输出频率(fo)临时从通信频率(如fb)切换到临时频率(如fa)时的临时频率(如fa)的数值的装置(112)；
用于通过在输出频率(fo)临时从通信频率(如fb)切换到临时频率(如fa)时通过控制所述切换装置(如Sb)来切换所述环路滤波器(3a、3b)的时间常数至小于通常数值的一个值的装置(112)；
用于在输出频率(fo)返回到通信频率(如fb)时切换所述分频器(1)的分频比率(n)到一个对应于该通信频率(如fb)的数值的装置(116)；以及
用于在输出频率(如fo)返回到通信频率(如fb)后，通过控制所述切换装置(如Sb)，将所述环路滤波器(3a、3b)的时间常数切换到一个对应于通信频率(fb)且适合于抑制寄生的输出频率的数值的装置(120)。
4.根据权利要求1所述的锁相环合成器，其特征在于：还包括一个控制装置，所述控制装置包括：
用于在输出频率从第一频率切换到第二频率时切换所述分频器的分频比率到一个对应于第二频率的数值的装置；
用于在输出频率从第一频率切换到第二频率时将所述环路滤波器的时间常数从一个对应于第一频率且适合于抑制寄生输出频率的数值切换至一个适合于高速频率变化的数值的装置；
用于将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换至一个对应于第二频率且适合于抑制寄生输出频率的数值的装置。
5.根据权利要求1所述的锁相环合成器，其特征在于：还包括一个控制装置，所述控制装置包括：
用于在输出频率从通信频率切换到临时频率时切换所述分频器的分频比率到一个对应于临时频率的数值的装置；
用于在输出频率从通信频率切换到临时频率时将所述环路滤波器的时间常数切换至一个小于通常数值的值的装置；
用于在输出频率返回到通信频率时将所述分频器的分频比率切换至一个对应于所述通信频率的数值的装置；以及
用于在输出频率返回到通信频率后将所述环路滤波器的时间常数切换至对应于通信频率且适合于抑制寄生输出频率的数值的装置。
6.根据权利要求2-5中任何一项所述的锁相环合成器，其特征在于：在所述输出频率稳定之前，所述控制器有效地延迟将所述低速时间常数电路接入所述锁相环合成器电路。
7.根据权利要求1-6中任何一项所述的锁相环合成器，其特征在于：各所述低速时间常数电路包括串联连接的电阻器和电容器，当所述低速时间常数电路移离所述锁相环合成器电路时，所述低速时间常数电路在所述电容器中有效地储藏对应于所需输出频率的电荷；以及
当所述低速时间常数电路插入所述检测器(2)和所述振荡器(4)时，所述低速时间常数电路用存储在所述电容器中的电荷有效地抑制引起寄生输出频率的检测器输出中的高频分量。
8.根据权利要求1所述的锁相环合成器，其特征在于：
配置了多个输出频率(fa、fb)，
并行安排了多对低速时间常数电路(33、34)和切换装置(Sa、Sb)，其中每一个配备成对应于所述多个输出频率(fa、fb)，所述低速时间常数电路(33、34)中的每一个包括串联连接的电阻器(R、Ra、Rb)和电容器(Ca、Cas、Cb、Cbs)，以及
构成低速时间常数电路(33、34)中一个的至少一个电阻器(R、Ra、Rb)由低速时间常数电路(33、34)中其它电路所共享。
9.一种如权利要求1所述的锁相环合成器的控制方法，包括下列步骤：
在输出频率从第一频率切换到第二频率时，将所述分频器的分频比率切换到对应于第二频率的值；
在输出频率从第一频率切换到第二频率时，将所述环路滤波器的时间常数从一个对应于第一频率且适合于抑制寄生输出频率的数值切换至一个适合于高速频率变化的数值；以及
在输出频率变为第二频率之后，将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换至一个对应于第二频率且适合于抑制寄生输出频率的数值。
10.根据权利要求9的方法，其特征在于：所述将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换的步骤包括以下步骤：
在输出频率变为第二频率之后的预定时间，将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换至一个对应于第二频率且适合于抑制寄生输出频率的数值。
11.根据权利要求9的方法，其特征在于：所述将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换的步骤包括以下步骤：
在所述检测器(2)的电压等于存储在所述低速时间常数电路(33、34)的电压时，将所述环路滤波器的时间常数从一个适合于高速频率变化的数值切换至一个对应于第二频率且适合于抑制寄生输出频率的数值。
12.一种根据权利要求1所述的锁相环合成器的控制方法，包括下列步骤：
在输出频率从通信频率切换到临时频率时切换所述分频器的分频比率到一个对应于临时频率的数值；
在输出频率从通信频率切换到临时频率时将所述环路滤波器的时间常数切换至一个小于通常数值的数值；
在输出频率返回到通信频率时将所述分频器的分频比率切换至一个对应于所述通信频率的数值；以及
在输出频率返回到通信频率时将所述环路滤波器的时间常数切换至对应于通信频率的数值。
13.一种根据权利要求1所述的锁相环合成器的控制方法，包括下列步骤：
通过控制所述分频器(1)将输出频率(fo)从第一频率(如fa)切换到第二频率(如fb)；
在输出频率(fo)从第一频率(如fa)切换到第二频率(如fb时，通过控制对应于第一频率(如fa)的所述切换装置(如Sa)，经过对应于第一频率的所述低速时间常数电路(33)切断所述检测器(2)与所述振荡器(4)之间的信号通道；以及
在输出频率(fo)以逐步方式变为第二频率(如fb)后，通过控制对应于第二频率(如fb)的所述切换装置(如Sb)，经过对应于第二频率(如fb)的所述低速时间常数电路(34)形成所述检测器(2)与所述振荡器(4)之间的信号通道。
14.根据权利要求13的方法，其特征在于：所述形成所述检测器(2)与所述振荡器(4)之间的信号通道的步骤包括以下步骤：
在输出频率(fo)从第一频率(如fa)切换到第二频率(如fb)后的预定时间，通过控制对应于第二频率(如fb)的所述切换装置(如Sb)，经过对应于第二频率(如fb)的所述低速时间常数电路(34)形成所述检测器(2)与所述振荡器(4)之间的信号通道。
15.根据权利要求13的方法，其特征在于：所述形成所述检测器(2)与所述振荡器(4)之间的信号通道的步骤包括以下步骤：
在所述检测器(2)的输出电压等于存储在所述低速时间常数电路(33、34)的电压时，在输出频率(fo)以逐步方式变为第二频率(如fb)后，通过控制对应于第二频率(如fb)的所述切换装置(如Sb)，经过对应于第二频率(如fb)的所述低速时间常数电路(34)形成所述检测器(2)与所述振荡器(4)之间的信号通道。
16.一种根据权利要求1所述的锁相环合成器的控制方法，包括下列步骤：
在输出频率从通信频率切换到临时频率时切换所述分频器的分频比率到一个对应于临时频率的数值；
在输出频率从通信频率切换到临时频率时将所述环路滤波器的时间常数切换至一个小于通常数值的数值；
在输出频率返回到通信频率时将所述分频器的分频比率切换至一个对应于所述通信频率的数值；以及
在输出频率返回到通信频率后将所述环路滤波器的时间常数切换至对应于通信频率且适合于抑制寄生输出频率的值。
17.根据权利要求12或16的方法，其特征在于：将所述环路滤波器的时间常数切换至对应于通信频率的值的步骤包括以下步骤：
在输出频率返回到通信频率，且所述检测器(2)的电压等于存储在所述低速时间常数电路(33、34)的电压时，将所述环路滤波器的时间常数切换至对应于通信频率的值。
18.根据权利要求1-8中任何一项的锁相环合成器，其特征在于：所述低速时间常数电路抑制所述基准频率通过所述锁相环合成器的泄漏及其作为所述输出频率中的噪音的出现。
19.根据权利要求9-14中任何一项的锁相环合成器的控制方法，其特征在于：所述低速时间常数电路抑制所述基准频率通过所述锁相环合成器的泄漏及其作为所述输出频率中的噪音的出现。
20.根据权利要求1-8中任何一项的锁相环合成器，其特征在于：当所述检测器(2)的电压等于存储在所述低速时间常数电路(33、34)的电压时，所述切换装置经过所述低速时间常数电路(34)有效地形成和切断所述检测器(2)与所述振荡器(4)之间的信号通道。
21.根据权利要求2-5中任何一项所述的锁相环合成器，其特征在于：在所述检测器的电压等于存储在所述低速时间常数电路(33、34)的电压之前，所述控制器有效地延迟将所述低速时间常数电路接入所述锁相环合成器电路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4180/1994 | 1994-01-19 | ||
| JP6004180A JP2875472B2 (ja) | 1994-01-19 | 1994-01-19 | Ｐｌｌシンセサイザ及びその制御方法 |
| JP4180/94 | 1994-01-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1115522A CN1115522A (zh) | 1996-01-24 |
| CN1057882C true CN1057882C (zh) | 2000-10-25 |
Family
ID=11577519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN95100247A Expired - Fee Related CN1057882C (zh) | 1994-01-19 | 1995-01-19 | 锁相环合成器及其控制方法 |
Country Status (8)
| Country | Link |
|---|---|
| EP (1) | EP0664617B1 (zh) |
| JP (2) | JP2875472B2 (zh) |
| KR (1) | KR100306671B1 (zh) |
| CN (1) | CN1057882C (zh) |
| CA (1) | CA2139904C (zh) |
| DE (1) | DE69500892T2 (zh) |
| NO (1) | NO950174L (zh) |
| TW (1) | TW317399U (zh) |
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| CN100349378C (zh) * | 2002-04-19 | 2007-11-14 | 陈为怀 | 网同步可集成从时钟锁相环 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07212228A (ja) | 1995-08-11 |
| NO950174L (no) | 1995-07-20 |
| CA2139904A1 (en) | 1995-07-20 |
| EP0664617B1 (en) | 1997-10-22 |
| DE69500892T2 (de) | 1998-02-12 |
| KR100306671B1 (ko) | 2001-12-01 |
| EP0664617A3 (en) | 1996-02-14 |
| NO950174D0 (no) | 1995-01-17 |
| JPH11191735A (ja) | 1999-07-13 |
| TW317399U (en) | 1997-10-01 |
| JP2875472B2 (ja) | 1999-03-31 |
| CN1115522A (zh) | 1996-01-24 |
| EP0664617A2 (en) | 1995-07-26 |
| DE69500892D1 (de) | 1997-11-27 |
| KR950035096A (ko) | 1995-12-30 |
| CA2139904C (en) | 1999-11-02 |
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