JP2008177645A - Ｐｌｌ制御システム - Google Patents

Abstract

【課題】ＶＣＯのバンド毎にチャージポンプ電流を設定しても、ループ帯域のばらつきを抑圧することができるＰＬＬ制御システムを提供する。
【解決手段】ＰＬＬ制御システムにおいて、ＴＣＸＯ８と、分周器Ｂ８と、複数のバンドを有するＶＣＯ４と、分周器Ａ５と、分周器Ａ５と分周器Ｂ８の２つの分周信号を比較する位相比較器６と、ＶＣＯ４への電圧を出力するループフィルタ２と、位相比較器６の比較信号に応じてループフィルタ２へ電流を供給するチャージポンプ回路３と、ループフィルタ２に対してプリチャージするプリチャージ回路１と、制御部９とを備え、制御部９は、プリチャージ回路１によるプリチャージを、複数のバンドに対応して予め設定された離散的な情報に基づいて離散的に制御する。
【選択図】図１

Description

本発明はＰＬＬ制御システムに関し、特に、ＶＣＯの有するＫｖ変化起因で生じるループ帯域のばらつきを抑圧することを可能とするＰＬＬ制御システムに関するものである。

ＰＬＬは欧州の携帯端末システムで広く使われるＧＳＭ／ＥＤＧＥ／Ｗ−ＣＤＭＡのような無線通信における局発信号を供給する回路として広く利用されている。Ｗ−ＣＤＭＡシステムはＧＳＭ／ＥＤＧＥのような間欠送受信動作ではなく、連続動作が要求されるため、送信又は受信時においてその都度ロック周波数を変えることができず、温度変化に対してＰＬＬがアンロックしないようにＶＣＯゲイン（以降Ｋｖと表記する）を高くする手法が用いられることが多い。

ループ帯域はＫｖとチャージ電流（以降Ｉｃｐと表記する）および分周比Ｎによって、Ｋｖ×Ｉｃｐ／Ｎで定められる。

Ｋｖが高い場合、同一周波数バンドにおいてチャージポンプ電流を設定しても、Ｋｖばらつき起因でループ帯域がばらついてしまうため、補正手段が必要となる。

これに対して、別手法として、ＰＬＬ動作を開始する前に一定電圧においてバンド毎にＶＣＯの発振周波数を周波数情報としてメモリに記憶させ、そのデータを用いてＶＣＯの同一バンド内における領域分割を行い、チャージポンプ電流の設定を行う方式がある。

しかしながら、従来のＰＬＬ制御システムでは、ＶＣＯが非線形なＫｖを持っていることからＫｖの変化が大きく、Ｋｖが高い場合にはＶＣＯのバンド毎にチャージポンプ電流を設定しても、Ｋｖ×Ｉｃｐ／Ｎ＝一定とならず、ループ帯域が大きくばらついてしまうという課題があった。

また、前記別手法の方式では、ＰＬＬ動作を開始する前にバンド毎での周波数情報をメモリに記録する際にｍｓオーダーの時間が必要となり、温度でＶＣＯの特性が変化した場合にもその都度リキャリブレーションが必要となるという課題があった。

そこで、本発明の目的は、ＶＣＯのバンド毎にチャージポンプ電流を設定しても、ループ帯域のばらつきを抑圧することができるＰＬＬ制御システムを提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明によるＰＬＬ制御システムは、プリチャージ電圧を印加させるＰＬＬ制御システムにおいて、参照信号を生成する参照信号生成手段と、参照信号生成手段の出力信号を分周する第１の分周手段と、複数のバンドを有する局部発振手段と、局部発振手段の出力信号を分周する第２の分周手段と、第１の分周手段と第２の分周手段の２つの分周信号を比較する位相比較手段と、局部発振手段への電圧を出力するフィルタリング手段と、位相比較手段の比較信号に応じてフィルタリング手段へ電流を供給する電流供給手段と、フィルタリング手段に対してプリチャージするプリチャージ手段と、参照信号生成手段、第１の分周手段、第２の分周手段、位相比較手段、フィルタリング手段、電流供給手段、およびプリチャージ手段を制御し、ＰＬＬ制御を行う制御手段とを備え、制御手段は、プリチャージ手段によるプリチャージを、複数のバンドに対応して予め設定された離散的な情報に基づいて離散的に制御するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、ＶＣＯの同一周波数バンド上において領域毎のチャージポンプ電流の設定を行うことにより、ループ帯域のばらつきを抑圧する効果が得られる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態は、ＶＣＯの同一周波数バンド上におけるループ帯域のばらつきを抑圧するという目的を、従来のＰＬＬ制御システム構成を変えずに実現したものである。

図１〜図８により、本発明の実施の形態１に係るＰＬＬ制御システムの構成および動作について説明する。図１は本発明の実施の形態１に係るＰＬＬ制御システムの構成を示す構成図、図２は本発明の実施の形態１に係るＰＬＬ制御システムのＶＣＯのバンド構成および選択システムを説明するための説明図、図３は本発明の実施の形態１に係るＰＬＬ制御システムのループフィルタ回路を示す回路図、図４および図５は本発明の実施の形態１に係るＰＬＬ制御システムのキャリブレーション電圧印加のタイミングチャート図、図６は本発明の実施の形態１に係るＰＬＬ制御システムのプリチャージ回路の構成を示す構成図、図７は本発明の実施の形態１に係るＰＬＬ制御システムの出力電圧選択回路の回路図、図８は本発明の実施の形態１に係るＰＬＬ制御システムのオペアンプ回路の回路図である。

図１において、ＰＬＬ制御システムは、プリチャージ手段であるプリチャージ回路１、フィルタリング手段であるループフィルタ２、電流供給手段であるチャージポンプ回路３、局部発振手段であるＶＣＯ４、局部発振手段の出力信号を分周する第２の分周手段である分周器Ａ５、第１の分周手段と第２の分周手段の２つの分周信号を比較する位相比較手段である位相比較器６、参照信号を生成する参照信号生成手段であるＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｘｔａｌ Ｏｓｃｉｌｌａｔｏｒ）７、参照信号生成手段の出力信号を分周する第１の分周手段である分周器Ｂ８、制御手段である制御部９から構成されている。

また、制御部９内には、バンド情報とＶ−ｔｕｎｅ電圧との関係を示す情報が予め格納されている。この情報により、制御部９は、プリチャージ回路１によるプリチャージを離散的に制御するようになっている。

本実施の形態は、ＰＬＬ動作を行う前にＶＣＯ４の周波数バンド選択動作を行い、その後にＰＬＬ動作が引き続き行われる。

以下、ＶＣＯ４の周波数選択動作について詳細を説明し、その後ＰＬＬ動作手順についても簡潔に説明する。

図２は、ＶＣＯ４へのＶ−ｔｕｎｅ電圧と発振周波数Ｆｏｓｃの関係を示している。ＶＣＯ４は複数の周波数バンドを有するがＦｏｓｃ＝１／｛２×π×（ＬＣ）＾１／２｝で表されるため、周波数バンド間隔は均一にはならず、周波数バンドが高い程、周波数間隔は大きくなる。ここでＬはインダクタ、Ｃはキャパシタを表す。

Ｆｏｓｃは、図２の破線で示したように各周波数バンドがその上下の周波数バンドと同じ周波数で重なるＶ−ｔｕｎｅ電圧範囲で使用され、これが全周波数バンドに渡ることにより、ＶＣＯ４は連続的に周波数を発振することが可能になる。

以降、前記上下の周波数バンドと重なるＶ−ｔｕｎｅ電圧差をオーバーラップ電圧と表記する。

次に、周波数バンド選択動作について詳細を説明する。

まず、制御部９によりＴＣＸＯ７、分周器Ｂ８、ＶＣＯ４、分周器Ａ５のみをオンさせ、ループフィルタ２、チャージポンプ回路３、位相比較器６の３つはオフとし、ＰＬＬ動作自体は行わない。周波数バンド選択動作はプリチャージ回路１からループフィルタ２にキャリブレーション電圧として１．５Ｖ印加した後、ＰＬＬ動作と途中までは同じような動作をする。ＴＣＸＯ７からのリファレンス信号Ｆｒｅｆは分周器Ａ５でＲ分周されるが、分周されたＦｒは位相比較器６ではなく制御部９に入力させる。

一方、ＶＣＯ４の発振周波数Ｆｏｓｃは同様に分周器Ａ５でＮ分周されるが、分周されたＦｎはＦｒと同じく制御部９に入力する。ＦｎとＦｒは制御部９において位相比較を行う。この比較結果を基に制御部９はＶＣＯ４の周波数選択を行い、例えば、ＦｎがＦｒより位相が早ければ、所望の周波数バンドは下、ＦｎがＦｒより位相が遅ければ、所望の周波数バンドは上というように判定して、発振周波数がＶＣＯ４の何番目の周波数バンドに存在するかを検索する。

一例として２分探索法を用いてＶＣＯ４のバンド数が１６バンド有り、ＰＬＬ動作させたい所望の発振周波数が１３バンド目にある場合について、図２を用いて説明する。

まず、（１）の手順として、制御部９においてＶＣＯ４のバンド数を最初に８バンド目に設定する。この時の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号Ｆｒｅｆが分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目であるため、ＦｎはＦｒよりも位相が早く、所望の発振周波数は８バンド目よりも上にあると判断し、１回目の比較が終了する。

次に、（２）の手順として、制御部９においてＶＣＯ４のバンド数を１２バンド目に設定する。１回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号Ｆｒｅｆは分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目の間であるため、ＦｎはＦｒよりも位相が早く、所望の発振周波数は１２バンド目よりも上にあると判断し、２回目の比較が終了する。

次に、（３）の手順として、制御部９においてＶＣＯ４のバンド数を１４バンド目に設定する。２回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号Ｆｒｅｆは分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目であるため、ＦｎはＦｒよりも位相が早く、１２バンドよりも下にあると判断し、３回目の比較が終了する。

次に、（４）の手順として制御部９においてＶＣＯ４のバンド数を１３バンド目に設定する。３回目の逐次比較と同様に、ＶＣＯ４の発振周波数が分周器Ａ５によりＮ分周されたＦｎ、一方ＴＣＸＯ７のリファレンス信号Ｆｒｅｆは分周器Ｂ８によりＲ分周されたＦｒを制御部９において比較する。所望の発振周波数は１３バンド目であるため、同じ周波数バンド上ではあるがＦｎはＦｒよりも位相が早く１３バンド目にあると判断し、４回目の比較が終了する。

これら４回の比較動作によりＶＣＯ４の所望の発振周波数がオーバーラップ電圧間における条件で存在するバンドを選択可能となる。ここでは１６バンドについて説明したが、本発明は１６バンドのＶＣＯに限定はされずに適用することができる。通常２分探索法の場合ＶＣＯ４のバンド数が２＾ｎ有る場合において逐次比較はｎ回行われる。

周波数バンド選択が完了後にＶＣＯ４の周波数バンド内でのキャリブレーション電圧領域選択を行う。

以降、キャリブレーション電圧領域選択動作について説明する。

図２に示す中点電圧はキャリブレーション電圧とオーバーラップ電圧との中間の電圧であり、この中点電圧より右側が領域Ａ、左側が領域Ｂとする。これを全ての周波数バンドに対して適用し領域分割を行うこととする。

ＶＣＯ４はＫｖ特性を持っており、これは非線形特性であり且つＰＬＬのループ帯域を決めるファクタである。基本的にＰＬＬのループ帯域はＫｖ＊Ｉｃｐ／Ｎ＝一定であればループ帯域も一定とすることができる。

ここで、Ｉｃｐはチャージポンプ電流である。例えば、ダイレクトコンバージョン方式を用いたＷ−ＣＤＭＡ用ＶＣＯの場合、周波数は３０００ＭＨｚ〜４４００ＭＨｚ帯であり、同一周波数バンド内ではオーバーラップ電圧範囲での周波数は概ね数ＭＨｚ程度である。

仮にＦｏｓｃ＝４０００ＭＨｚと４０１０ＭＨｚとし、リファレンス周波数Ｆｒｅｆを２００ｋＨｚとすれば、Ｎはそれぞれ２００００と２００５０となり影響は無視できる。Ｋｖが高いＶＣＯの場合、領域Ａ、領域Ｂのように領域分割して、異なるＩｃｐを割り当てることで適度なループ帯域を一定にすることが可能になる。

このキャリブレーション電圧領域選択方法を以下に説明する。

周波数バンド選択後に、図３に示すようなループフィルタ２のＭＯＳスイッチであるＮＭＯＳ１３とＰＭＯＳ１４を、制御部９からの制御信号Ａと制御信号Ｂによりそれぞれ１μｓ間オンさせる。容量１１と容量１２と抵抗１０はループフィルタ２を構成している。プリチャージ回路１により印加されていたキャリブレーション電圧値はこのＭＯＳスイッチをオンさせてループフィルタ２を一時的に接地してループフィルタ２の電圧を降下させる。ここでは１μｓとしたが、ＭＯＳスイッチのオン期間は１μｓとは限らず別の数値でも良く、またＭＯＳスイッチの構成もループフィルタの電圧を降下させる構成であれば別の構成でも構わない。

図４はＶＣＯの周波数バンド選択において周波数バンドが２に選択された場合と周波数バンドが１４に選択された場合で所望の周波数が領域Ｂにある場合のタイミングチャートを示している。

図４のタイミングチャートに示すように再度、制御部９によりプリチャージ回路を１μｓ期間の電圧降下後に、中点電圧で出力するように５μｓの期間オンさせる。所望の発信周波数がバンド２にある場合、ＶＣＯ４の下側に位置するためにオーバーラップ電圧が小さく、中点電圧もキャリブレーション電圧１．５Ｖに近い１．４Ｖとなる。

そして、この５μｓ期間で電圧領域の比較を行う。比較方法は周波数バンド選択と同じでプリチャージ出力電圧時の発振周波数Ｆｏｓｃが分周器Ａ５によりＮ分周されたＦｎとＴＣＸＯ７からのリファレンス信号Ｆｒｅｆが分周器Ａ５でＲ分周されたＦｒとを比較して、ＦｒｅｆがＦｎよりも位相が遅い場合は、所望の周波数が領域Ｂに位置するため、プリチャージ回路は中点電圧を維持してウェイト期間１０μｓを待ってから、ＰＬＬ動作を引き継ぐ。

また、図５はＶＣＯの周波数バンド選択において周波数バンドが２および１４に選択された場合で所望の周波数が領域Ａにある場合のタイミングチャートを示している。

ＦｒｅｆがＦｎよりも位相が早い場合には、所望の周波数が領域Ａに位置するため、図５に示すように、ＶＣＯバンドが２であっても１４であってもプリチャージ回路は再度キャリブレーション電圧１．５Ｖに戻し、ＰＬＬ動作に引き継ぐ。

次に、ＰＬＬ動作について簡潔に説明する。制御部９によりＰＬＬを構成するプリチャージ回路１〜分周器Ｂ８までの全てのブロックをオンさせる。ＴＣＸＯ７より出力されるリファレンス信号Ｆｒｅｆは分周器Ｂ８においてＲ分周されて位相比較器６に入力する。

一方、ＶＣＯの発振周波数Ｆｏｓｃは分周器Ａ５においてＮ分周されて、位相比較器６へ入力する。この時、リファレンス信号ＦｒｅｆがＲ分周された信号ＦｒとＦｏｓｃがＮ分周された信号Ｆｎは位相比較器６において周波数・位相比較を行い、この周波数・位相差分の時間だけチャージポンプ回路３が動作し、ＦｎとＦｒを比較してＦｒに対して周波数・位相が早い場合はチャージポンプ電流の引き込みを行って、ループフィルタから放電を行い、ループフィルタの電位を下げる。

ＶＣＯ４に印加される電圧が下がるため、ＶＣＯ４の発振周波数Ｆｏｓｃは下がる。またＦｎとＦｒを比較して周波数・位相が遅い場合はチャージポンプ電流の掃きだしを行って、ループフィルタへ充電を行い、ループフィルタの電位を上げる。ＶＣＯ４に印加される電圧が上がるため、ＶＣＯ４の発振周波数Ｆｏｓｃは上がる。このようにして、ループフィルタに対して充放電を行い、ＶＣＯ４への印加電圧を上下させて、発振周波数Ｆｏｓｃの調整を行う。

最終的にリファレンス信号ＦｒｅｆとＶＣＯ４の発振周波数Ｆｏｓｃは位相比較器６においてＦｏｓｃ／Ｎ＝ＦｒｅＦｒとなるまで動作が続き、この等式が成り立つ時にＰＬＬはロック状態となる。

次に、図６のプリチャージ回路１の回路構成により、以降プリチャージ回路１の回路動作について説明する。

プリチャージ回路は出力電圧選択回路１５とオペアンプ回路１６から構成される。ここではキャリブレーション電圧領域選択について、キャリブレーション電圧→中点電圧→キャリブレーション電圧と遷移する場合で制御部９より制御信号Ｃによりキャリブレーション電圧の設定、制御信号Ｄにより中点電圧の設定をするとして説明する。

図７に示すように、出力電圧選択回路は、ＰＭＯＳ１７〜１９、抵抗２０〜２４、制御変換部３５、ＮＭＯＳ２５〜２９、ＰＭＯＳ３０〜３４から構成されている。

制御電圧ＣによりＰＭＯＳ１７がオフすることでＰＭＯＳ１８、ＰＭＯＳ１９のゲート電圧が下がってオンとなり、それぞれ電流が流れる。ここで、ＰＭＯＳ１８とＰＭＯＳ１９のサイズは同じとし、抵抗２１〜２４までの抵抗和と抵抗２０の抵抗値を同じくすることにより同じ電流が流れる。

ＰＭＯＳ１９に流れる電流により抵抗２１〜２４の端子において、それぞれ電圧降下が生じ、その電圧はＰＭＯＳ３０〜３４とＮＭＯＳ２５〜２９により構成されるＭＯＳスイッチがオンした場合に出力電圧として出力される。ここでは抵抗２１の上端の電圧降下がキャリブレーション電圧、抵抗２２の上端で中点電圧を持つとする。

ＶＣＯの周波数バンド選択を行う際には、制御信号Ｃにより制御変換部３５において、それぞれＨＩＧＨとＬＯＷを出力してＮＭＯＳ２５とＰＭＯＳ３０をオンさせ、キャリブレーション電圧を出力端に出力する。

また、キャリブレーション電圧領域選択を行う際には、制御信号Ｃから制御信号Ｄに切り替え、制御変換部３５において、それぞれＨＩＧＨとＬＯＷを出力してＮＭＯＳ２５とＰＭＯＳ３０をオフして、ＮＭＯＳ２６とＰＭＯＳ３１をオンさせて、出力端へ中点電圧を出力する。

中点電圧は周波数選択するバンドに応じて変化させ、制御部９からの制御信号により可変させる。他の中点電圧及びキャリブレーション電圧を可変させる方法は同じであり、周波数バンドに応じて制御信号を制御変換部において、ＮＭＯＳ２５とＰＭＯＳ３０、ＮＭＯＳ２６とＰＭＯＳ３１、ＮＭＯＳ２７とＰＭＯＳ３２、ＮＭＯＳ２８とＰＭＯＳ３３、ＮＭＯＳ２９とＰＭＯＳ３４を、それぞれオンさせて、中点電圧として出力端へ出力する。

ここでは、ＭＯＳスイッチを５個構成としたが、ＭＯＳスイッチの個数はＶＣＯの周波数バンドに合わせて増やしても減らしても良い。出力端は次段のオペアンプへ入力する。

図８に示すように、オペアンプ回路はＰＭＯＳ３７〜３９、容量４０、ＮＰＮ４１〜４２、電流源３６、ＮＭＯＳ４６〜４９、ＮＰＮ４３、４５、抵抗４４、ＰＭＯＳ５１、ＮＭＯＳ５０、インバータ５２から構成されている。以下オペアンプ回路動作を説明する。

制御電圧ＦによりＰＭＯＳ３７がオフすることによりＰＭＯＳ３８〜３９のゲート電圧が下がるため、ＰＭＯＳ３８〜３９がオンする。一方、外部電流源３６から供給される一定電流はカレントミラーを構成しているＮＭＯＳ４６〜４９により、ＮＰＮ４１、ＮＰＮ４２、ＮＰＮ４３、ＮＰＮ４５で構成されるオペアンプの電流源として供給される。

ＮＰＮ４５については電流源３６により流れる電流とＮＭＯＳ４９のサイズで決まり、抵抗４４はキャリブレーション電圧出力が強制的に０Ｖになった時に流れる過電流防止機能を持つ。ＮＰＮ４１のベースにベース−エミッタ間電圧以上が印加されることでオンし、ＰＭＯＳ３８、３９が能動負荷のカレントミラーを構成しているために、ＰＭＯＳ３８とＰＭＯＳ３９、ＮＰＮ４１とＮＰＮ４２には、それぞれ同じ電流が流れる。

この電流値自体はＮＭＯＳ４６とＮＭＯＳ４７のサイズ比で決まる。ここで容量４０は発振防止用の位相補償要領として機能する。

常にＮＰＮ４２に流れる電流によりＮＰＮ４３のベース電流は一定に与えられる。一方ＮＰＮ４３のベース電圧からベース−エミッタ電圧分下がった電圧と電流が常にＮＰＮ４２のベース電圧およびベース電流として与えられるため、ＮＰＮ４１〜４３に流れる電流は其々出力電圧変動を吸収し、ＮＰＮ４１とＮＰＮ４２のベース電圧を一定にすることができる。

ＮＰＮ４５のエミッタ電圧はＮＰＮ４２からＮＰＮ４３でベース−エミッタ電圧分上がり、ＮＰＮ４５でベース−エミッタ電圧分下がるため、出力電圧とも常に等しくなる。制御信号ＧとインバータによりＰＭＯＳ５１とＮＭＯＳ５０がオンすることで、出力電圧はキャリブレーション電圧として出力される。以上の動作により温度によってプリチャージ電圧又は中点電圧を出力することができ、ループフィルタ２へ供給される。

以上、本実施の形態のＰＬＬ制御システムは、Ｋｖが高いＶＣＯの周波数バンド選択後に、中点電圧をＶＣＯのバンド毎にプリチャージ回路から適切に設定して、同一バンド内でＶＣＯ４の分周周波数とＴＣＸＯ７の分周周波数を比較して、所望の周波数の位置を判定して領域分割を行っている。

この領域に対してチャージポンプ電流を設定することで同一バンド上においてＫｖ＊Ｉｃｐ／Ｎ＝一定とすることができループ帯域のばらつきを抑圧することが可能になる。

なお、本実施の形態では領域分割を２つとしたが、より小さく領域分割を行っても良い。

（実施の形態２）
実施の形態２は、Ｗ−ＣＤＭＡ送受信チップによるシステム構成に、実施の形態１のＰＬＬ制御システムを適用したものである。

図９により、本発明の実施の形態２に係るＰＬＬ制御システムを適用したＷ−ＣＤＭＡ送受信チップのシステム構成について説明する。図９は本発明の実施の形態２に係るＰＬＬ制御システムを適用したＷ−ＣＤＭＡ送受信チップのシステム構成を示す構成図である。

図９において、Ｗ−ＣＤＭＡ送受信チップによるシステム構成は、ダイレクトコンバージョン送受信機であり、送受信共有の部品は信号を送受信するアンテナ５３と、受信信号の送信系への漏れこみおよび送信信号の受信系への漏れこみを抑えるＤＰＸ５４と、受信信号のアナログ−デジタル変換およびデジタル−アナログ変換して出力するＢａｓｅｂａｎｄ６６と、Ｂａｓｅｂａｎｄ６６からの制御を受け、各回路へ制御信号を出力するＳｔａｔｅ６５からなる。

受信系は低雑音増幅するＬＮＡ５５，５６と受信信号を周波数変換するＭＩＸ５７，５８と局発信号を発生するＶＣＯ６３と、これを制御するＰＬＬ６４と局発信号を分周・９０度位相シフトするＤｉｖｉｄｅｒ６０と局発信号を一定レベルまで増幅するＢｕｆｆｅｒ５９と、受信信号と局発信号を掛け算し、ＭＩＸ５７，５８で周波数変換した受信信号の利得調整と妨害波の除去を行うＰＧＡ６１，６２から構成される。

送信系はＢａｓｅｂａｎｄ６６からの送信信号を利得調整するＶａｒｉａｂｌｅ ＡＭＰ７６，７７と妨害波を除去するフィルタ７４，７５と局発信号を発生するＶＣＯ７９と、これを制御するＰＬＬ７８と局発信号を分周・９０度位相シフトするＤｉｖｉｄｅｒ８０と局発信号を一定レベルまで増幅するＢｕｆｆｅｒ８１と局発信号と送信信号を変調し高周波信号に周波数変換するＭＯＤ７３と、周波数変換された送信信号を利得調整するＶａｒｉａｂｌｅ ＡＭＰ６９〜７２とこの送信信号以外の信号を除去するフィルタ６８と送信信号を一定レベルまで増幅するＰＡ６７から構成される。

また、Ｗ−ＣＤＭＡ送受信チップの外部には、図示しないＴＣＸＯが構成され、ＴＣＸＯからＰＬＬ６４、７８にリファレンス信号Ｆｒｅｆが供給されている。

まず、受信信号の流れを説明する。アンテナ５３で受信した受信信号はＤＰＸ５４で受信信号をシングル−差動変換し、ＬＮＡ５５，５６で低雑音増幅した後、ＭＩＸ５７，５８に入力する。一方、ＰＬＬ６４で制御されるＶＣＯ６３で局発信号を出力した後、Ｄｉｖｉｄｅｒ６０で２分周・９０度位相シフト動作を行いＢｕｆｆｅｒ５９において一定出力レベルでＭＩＸ５７，５８に出力する。

受信信号と局発信号はＭＩＸ５７，５８において掛け算して周波数変換される。周波数変換された所望の信号はＰＧＡ６１、６２に入力し、Ｓｔａｔｅ６５によって出力される制御信号に応じた利得制御とアンテナで受信した妨害波を除去した後、Ｂａｓｅｂａｎｄ６６に入力する。

次に、送信信号の流れを説明する。Ｂａｓｅｂａｎｄ６６からの送信信号をＶａｒｉａｂｌｅ ＡＭＰ７６，７７で増幅し、フィルタ７４，７５で妨害波を除去する。除去された送信信号はＭＯＤ７３に入力する。

一方、受信と同様にＰＬＬ７８で制御されるＶＣＯ７９で局発信号を出力した後、Ｄｉｖｉｄｅｒ８０で２分周・９０度位相シフト動作を行いＢｕｆｆｅｒ８１において一定出力レベルでＭＯＤ７３に出力する。ＭＯＤ７３において局発信号と変調を行い、高周波信号に周波数変換する。周波数変換された送信信号はＶａｒｉａｂｌｅ ＡＭＰ６９〜７２で増幅され、フィルタ６８で妨害波を除去し、ＰＡ６７で一定レベルまで増幅してからＤＰＸ５４を解してアンテナ５３から送信される。

このようなＷ−ＣＤＭＡ送受信チップによるシステムにおいて実施の形態１のＰＬＬ制御システムを組み込むことでＫｖが高いＶＣＯの周波数バンド選択後に、中点電圧はＶＣＯのバンド毎にプリチャージ回路から適切に設定して、同一バンド内でＶＣＯの分周周波数とリファレンスの分周周波数を比較して、チャージポンプ電流を使用する領域を適切に分割して設定することでループ帯域のばらつきを抑圧することが可能になる。ＰＬＬ制御システムの動作自体は実施の形態１と同じであるのでここでは省略する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明はＰＬＬ制御システムに関し、ＶＣＯの有するＫｖ変化起因で生じるループ帯域のばらつきが発生してしまうＰＬＬ制御システムに適用可能である。

本発明の実施の形態１に係るＰＬＬ制御システムの構成を示す構成図である。 本発明の実施の形態１に係るＰＬＬ制御システムのＶＣＯのバンド構成および選択システムを説明するための説明図である。 本発明の実施の形態１に係るＰＬＬ制御システムのループフィルタ回路を示す回路図である。 本発明の実施の形態１に係るＰＬＬ制御システムのキャリブレーション電圧印加のタイミングチャート図である。 本発明の実施の形態１に係るＰＬＬ制御システムのキャリブレーション電圧印加のタイミングチャート図である。 本発明の実施の形態１に係るＰＬＬ制御システムのプリチャージ回路の構成を示す構成図である。 本発明の実施の形態１に係るＰＬＬ制御システムの出力電圧選択回路の回路図である。 本発明の実施の形態１に係るＰＬＬ制御システムのオペアンプ回路の回路図である。 本発明の実施の形態２に係るＰＬＬ制御システムを適用したＷ−ＣＤＭＡ送受信チップのシステム構成を示す構成図である。

符号の説明

１…プリチャージ回路、２…ループフィルタ、３…チャージポンプ回路、４…ＶＣＯ、５…分周器Ａ、６…位相比較器、７…ＴＣＸＯ、８…分周器Ｂ、９…制御部、１０…フィルタ抵抗、１１…フィルタ容量、１２…フィルタ容量、１３…ＮＭＯＳ、１４…ＰＭＯＳ、１５…出力電圧選択回路、１６…オペアンプ回路、１７…ＰＭＯＳ、１８…ＰＭＯＳ、１９…ＰＭＯＳ、２０…抵抗、２１…抵抗、２２…抵抗、２３…抵抗、２４…抵抗、２５…ＮＭＯＳ、２６…ＮＭＯＳ、２７…ＮＭＯＳ、２８…ＮＭＯＳ、２９…ＮＭＯＳ、３０…ＰＭＯＳ、３１…ＰＭＯＳ、３２…ＰＭＯＳ、３３…ＰＭＯＳ、３４…ＰＭＯＳ…、３５…制御変換部、３６…電流源、３７…ＰＭＯＳ、３８…ＰＭＯＳ、３９…ＰＭＯＳ、４０…容量、４１…ＮＰＮ、４２…ＮＰＮ、４３…ＮＰＮ、４４…抵抗、４５…ＮＰＮ、４６…ＮＭＯＳ、４７…ＮＭＯＳ、４８…ＮＭＯＳ、４９…ＮＭＯＳ、５０…ＮＭＯＳ、５１…ＰＭＯＳ、５２…インバータ、５３…アンテナ、５４…ＤＰＸ、５５…ＬＮＡ、５６…ＬＮＡ、５７…ＭＩＸ、５８…ＭＩＸ、５９…Ｂｕｆｆｅｒ、６０…Ｄｉｖｉｄｅｒ、６１…ＰＧＡ、６２…ＰＧＡ、６３…ＶＣＯ、６４…ＰＬＬ、６５…Ｓｔａｔｅ、６６…Ｂａｓｅｂａｎｄ、６７…ＰＡ、６８…フィルタ、６９…Ｖａｒｉａｂｌｅ…ＡＭＰ、７０…Ｖａｒｉａｂｌｅ…ＡＭＰ、７１…Ｖａｒｉａｂｌｅ ＡＭＰ、７２…Ｖａｒｉａｂｌｅ ＡＭＰ、７３…ＭＯＤ、７４…フィルタ、７５…フィルタ、７６…Ｖａｒｉａｂｌｅ ＡＭＰ、７７…Ｖａｒｉａｂｌｅ ＡＭＰ、７８…ＰＬＬ、７９…ＶＣＯ、８０…Ｄｉｖｉｄｅｒ、８１…Ｂｕｆｆｅｒ。

Claims (10)

1. プリチャージ電圧を印加させるＰＬＬ制御システムであって、
   参照信号を生成する参照信号生成手段と、
   前記参照信号生成手段の出力信号を分周する第１の分周手段と、
   複数のバンドを有する局部発振手段と、
   前記局部発振手段の出力信号を分周する第２の分周手段と、
   前記第１の分周手段と前記第２の分周手段の２つの分周信号を比較する位相比較手段と、
   前記局部発振手段への電圧を出力するフィルタリング手段と、
   前記位相比較手段の比較信号に応じて前記フィルタリング手段へ電流を供給する電流供給手段と、
   前記フィルタリング手段に対してプリチャージするプリチャージ手段と、
   前記参照信号生成手段、前記第１の分周手段、前記第２の分周手段、前記位相比較手段、前記フィルタリング手段、前記電流供給手段、および前記プリチャージ手段を制御し、ＰＬＬ制御を行う制御手段とを備え、
   前記制御手段は、前記プリチャージ手段によるプリチャージを、前記複数のバンドに対応して予め設定された離散的な情報に基づいて離散的に制御することを特徴とするＰＬＬ制御システム。
2. 請求項１記載のＰＬＬ制御システムにおいて、
   前記制御手段は、前記プリチャージ手段を離散的に制御することで、前記局部発振手段による局部発振周波数が存在する領域を判定することを特徴とするＰＬＬ制御システム。
3. 請求項１記載のＰＬＬ制御システムにおいて、
   前記電流供給手段は、チャージポンプ回路により構成されることを特徴とするＰＬＬ制御システム。
4. 請求項３記載のＰＬＬ制御システムにおいて、
   前記制御手段は、前記局部発振周波数の存在する領域に応じて、前記チャージポンプ回路の設定電流値を変えることを特徴とするＰＬＬ制御システム。
5. 請求項１記載のＰＬＬ制御システムにおいて、
   前記プリチャージ手段は、出力電圧選択回路およびオペアンプ回路から構成されることを特徴とするＰＬＬ制御システム。
6. 請求項５記載のＰＬＬ制御システムにおいて、
   前記出力電圧選択回路は、複数のＭＯＳスイッチから構成され、
   前記複数のＭＯＳスイッチは、前記制御手段によって制御されることを特徴とするＰＬＬ制御システム。
7. 請求項６記載のＰＬＬ制御システムにおいて、
   前記制御手段は、前記複数のバンドに応じて、前記出力電圧選択回路のＭＯＳスイッチを制御することを特徴とするＰＬＬ制御システム。
8. 請求項１記載のＰＬＬ制御システムにおいて、
   前記局部発振手段は、複数のバンドを有するＶＣＯで構成されることを特徴とするＰＬＬ制御システム。
9. 請求項１記載のＰＬＬ制御システムにおいて、
   前記フィルタリング手段は、ＭＯＳスイッチを有し、
   前記制御手段は、前記複数のバンドを変更する際、前記フィルタリング手段のＭＯＳスイッチを制御し、一時的に、前記フィルタリング手段を接地することを特徴とするＰＬＬ制御システム。
10. 請求項１〜９のいずれか１項記載のＰＬＬ制御システムにおいて、
    前記ＰＬＬ制御システムは、集積回路チップ上に形成されていることを特徴とするＰＬＬ制御システム。

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