JP2006020265A

JP2006020265A - 無線通信受信装置

Info

Publication number: JP2006020265A
Application number: JP2004283501A
Authority: JP
Inventors: Isao Ikuta; 功生田; Akio Yamamoto; 昭夫山本; Yutaka Igarashi; 豊五十嵐; Stephen Goodwin; ステファン・グッドウィン
Original assignee: Ubinetics Ltd; Renesas Technology Corp
Current assignee: Aeroflex Cambridge Ltd; Renesas Technology Corp
Priority date: 2004-06-30
Filing date: 2004-09-29
Publication date: 2006-01-19
Also published as: GB0414682D0; GB2415844B; US20060128334A1; GB2415844A

Abstract

【課題】回路面積と低消費電力化を図れると共に、可変利得増幅回路ＰＧＡの利得切替え時に発生する過渡応答を緩和する無線通信受信装置を提供する。
【解決手段】ミキサ５，６を介してダウンコンバートされた受信信号の利得を調整してベースバンド１３へ送るＰＧＡ１０，１１内に、信号ラインに直列に配置したキャパシタと並列に配置したラダー抵抗と複数の切換スイッチとで構成されるＨＰＦＡＴＴ回路３０，３２，３５を設ける。ＨＰＦＡＴＴ回路は、ハイパスフィルタとアッテネータによる利得切替え装置を兼ねる回路で、制御部１２からの制御信号ｓｇにより切換スイッチが制御される。ＨＰＦＡＴＴ回路の後段に接続する増幅器はＭＯＳトランジスタで構成する。
【選択図】図１

Description

本発明は無線通信受信装置に係り、特に可変利得装置の複数のスイッチを切り替えて利得の減衰量（アッテネーション）を設定する無線通信受信装置に関する。

信号ラインをＡＣ結合した従来の無線通信受信装置において、多段の増幅器で構成される可変利得装置の利得切り替え時に発生する過渡応答の解決方法として、制御用信号や雑音に弱い信号の受信タイミング以外で利得を切り替える方法（例えば、特許文献１参照）や、過渡応答のレベルが許容値を超えた場合にフィルタの時定数を変化させて、過渡応答の収束時間を短縮する方法（例えば、特許文献２参照）が知られている。
特開２００３−１１０４４０号公報特開２００３−２２４４８８号公報

しかしながら、利得切り替え時に発生する過渡応答の解決方法として、制御信号や雑音に弱い信号の受信タイミング以外で利得を切り替える方法では、制御信号は受信できるが、その他のパケットデータについて一部受信することができなくなる。

また、過渡応答のレベルが許容値を超えた場合にフィルタの時定数を変化させて、過渡応答の収束時間を短縮する方法では、利得変化量の検出部やフィルタ制御部を追加する必要があるため、回路面積が大きくなり、消費電流も多くなる。

スイッチで切り替えるのではなく、増幅器のバイアス電流を制御して利得を線形的に切り替えることにより過渡応答自体の発生そのものを小さくする方法も考えられるが、外部からの電圧制御信号から制御電流へ変換する電圧電流変換回路が必要となり、回路面積が増大し、消費電流も多くなるという難点がある。

そこで、本発明の目的は、可変利得装置の利得切り替え時に発生する過渡応答、すなわちスイッチングトランジェントを緩和でき、かつ回路面積及び消費電流を低減できる無線通信受信装置を提供することにある。

本発明の代表的手段の一例を示せば次の通りである。すなわち、本発明は可変利得装置（図１で言えばＰＧＡ１０，１１）と、前記可変利得装置の利得を制御する利得制御装置（図１で言えばＣＮＴＬ１２）とを具備する無線受信装置であって、前記可変利得装置は、信号入力ノードと基準電位点との間に直列に接続された複数の分圧抵抗と、前記分圧抵抗の複数のノードと信号出力ノードの間に接続された複数のスイッチとで構成されたアッテネータ（図１で言えばＨＰＦＡＴＴ３０，３２，３５）を含み、前記利得制御装置により前記可変利得装置の前記複数のスイッチの選択されたスイッチを導通せしめることにより前記アッテネータは所定のアッテネーションに設定され、該設定されたアッテネーションにより前記可変利得装置の利得が設定されることを特徴とするものである。

本発明によれば、無線通信受信装置内の可変利得増幅装置の利得を切り替える際に発生する過渡応答レベルの緩和を、小さい回路面積で、かつ少ない消費電流で実現することができる。

以下、本発明に係る無線通信受信装置について、添付図面を参照しながら詳細に説明する。

図１は、本発明の無線通信受信装置の第１実施例を示すダイレクトコンバージョン送受信機の回路構成図である。図１において、送受信共有の部品は、信号を送受信するアンテナ１と、受信信号の送信系への漏れこみ及び送信信号の受信系への漏れこみを抑えるデュプレクサ（ＤＰＸ）２と、受信信号のアナログーデジタル変換及びデジタルーアナログ変換して出力するベースバンド部（ＢＢ）１３と、このベースバンド１３からの信号を受け、各回路へ制御信号ｓｇを出力する制御部(ＣＮＴＬ)１２である。

受信系は、アンテナ１を介して受信し高周波信号を増幅する差動増幅器構成の低雑音増幅器（ＬＮＡ）３，４と受信信号を周波数変換するミキサ（ＭＩＸ）５，６とローカル信号を発生する電圧制御発振器（ＶＣＯ）９と、ローカル信号を分周する分周器（ＤＩＶ）８と、ローカル信号の出力レベルを一定化するバッファ（ＢＵＦ）７と、受信信号とローカル信号とを掛け算してＭＩＸ５，６で周波数変換された受信信号の利得調整と妨害波の除去を行う可変利得増幅回路部（ＰＧＡ）１０，１１から構成される。図１では、ＰＧＡ１０とＰＧＡ１１は同じ構成なので、ＰＧＡ１１の内部ブロック図は省略してある。

送信系はベースバンド１３からの送信信号を利得調整する可変増幅器１６，１８，１９，２０，２５，２６と、妨害波を除去するローパスフィルタ１７，２３，２４と、バンドパスフィルタ１５と、ローカル信号を９０°位相シフトする移相器（ＰＨＳＴ）２２と、ローカル信号と送信信号を変調するとともに高周波信号に周波数変換するモジュレータ２１と、送信信号を一定レベルで増幅するパワーアンプ１４から構成される。

本実施例では、制御部１２からの利得切り替え用の制御信号ｓｇがＰＧＡ１０，１１に入力され、この制御信号よってＰＧＡ１０，１１で利得を切り替えた際に、利得切換と共にＰＧＡ１０，１１内のフィルタ特性により発生する過渡応答の電圧レベルを緩和するように制御する。

ここで、受信信号の流れを説明する。アンテナ１で受信した受信信号は、ＤＰＸ２で受信信号をシングル−差動変換され、ＬＮＡ３，４で低雑音増幅した後、ミキサ５，６に入力される。一方、ＶＣＯ９でローカル信号を出力した後、分周器８で２分周動作を行いバッファ７において一定出力レベルでミキサ５，６に出力する。受信信号とローカル信号は、ミキサ５，６において掛け算して周波数変換される。周波数変換された所望の信号はＰＧＡ１０，１１に入力され、制御部１２によって出力される制御信号ｓｇに応じた利得制御とアンテナで受信した妨害波の除去をした後、ベースバンド部１３に入力される。

次に送信信号の流れを説明する。ベースバンド部１３からの送信信号は、可変増幅器２５，２６で増幅され、ローパスフィルタ２３，２４で妨害波が除去される。妨害波が除去された送信信号は、モジュレータ２１に入力されて移相器２２からのローカル信号と変調を行い、高周波信号に周波数変換される。周波数変換された送信信号は可変増幅器１８，１９，２０で増幅され、ローパスフィルタ１７で妨害波を除去して可変増幅器１６で増幅し、更にローパスフィルタ１５で妨害波を除去した後、パワーアンプ１４で一定レベルまで増幅してからＤＰＸ２を介してアンテナ１から送信される。

以降、ＰＧＡ１０，１１の動作について詳細に説明するが、Ｉ出力信号とＩバー（ＩＢ）出力信号を出力するＰＧＡ１０と、Ｑ出力信号とＱバー（ＱＢ）出力信号を出力するＰＧＡ１１とは同じ構成であるため、ここではＰＧＡ１０について説明を行う。図１に示したように、ＰＧＡ１０は、一定の利得で出力する増幅器２７，３１，３３，３６と、所定以下の低い周波数の信号を通過させるローパスフィルタ（ＬＰＦ）２８，２９，３４と、所定以上の高い周波数の信号を通過させるハイパスフィルタ機能と信号を減衰させるアッテネート機能とを有するＨＰＦＡＴＴ回路３０，３２，３５から構成される。

本実施例において、ＰＧＡ１０の構成要素である増幅器２７，３１，３３，３６、ＬＰＦ２８，２９，３４、ＨＰＦＡＴＴ回路３０，３２，３５は、それぞれ異なる特性を有するとする。

図２に、ＰＧＡ１０内の増幅器の構成例を示す。増幅器は、抵抗３７〜４１と、ＮＰＮトランジスタ４４，４５と、ＮＭＯＳトランジスタ４２，４３とから構成される。ＮＭＯＳトランジスタ４２，４３と抵抗３９，４０により差動増幅器を構成し、増幅器の線形性を向上するために抵抗４１が挿入されている。

バイアス電流ＩbiasはＮＰＮトランジスタ４４，４５に加え、抵抗３７と３８により定電流源を構成している。各増幅器は入力信号Ｉ，ＩＢに対して一定の利得を持たせて出力する固定増幅器である。ミキサ５，６において周波数変換された信号は、ＰＧＡ１０に入力されると増幅器２７で一定レベルまで増幅された後、ＬＰＦ２８に入力される。

なお、図２ではＰＧＡ内の増幅器としてＭＯＳトランジスタを用いた回路構成を示したが、雑音特性を良くするために、初段の増幅器２７にはＮＭＯＳトランジスタ４２，４３の代わりに、雑音特性の良いＮＰＮトランジスタを用いたバイポーラトランジスタ構成とした方がよい。

図３に、ＬＰＦ２８の構成例を示す。ＬＰＦ２８は、抵抗４６〜４９，５６，５７と、キャパシタ５０，５１と、ＮＰＮトランジスタ５２〜５５とで構成される。抵抗５６，５７とＮＰＮトランジスタ５２〜５５によりエミッタフォロアを構成し、エミッタフォロアと抵抗４６〜４９とキャパシタ５０，５１によりセイレンキー（Sallen-Key）型の２次のローパスフィルタを構成する。トランジスタ５４，５５のベースにバイアス電流を与え、抵抗５６と５７により定電流源を構成している。ＬＰＦ２８において高周波側の妨害波は除去され、低周波側の希望波だけが通過する。その後、出力された信号Ｉout，ＩＢoutはＬＰＦ２９においても同様に高周波側の妨害波は除去され、低周波側の希望波だけが通過する。ＬＰＦ２９から出力された信号は、ハイパスフィルタ機能とアッテネート機能を有するＨＰＦＡＴＴ回路３０に入力される。

図４に、ＨＰＦＡＴＴ回路３０の構成を示す。ＨＰＦＡＴＴ回路は、キャパシタ５８，５９と、バイアス源６０と、抵抗６１〜６４と、ＮＭＯＳトランジスタ（以下、単に「ＮＭＯＳ」と呼ぶ）６６，６８，７０，７２とＰＭＯＳトランジスタ（以下、単に「ＰＭＯＳ」と呼ぶ）６５，６７，６９，７１とのＰＭＯＳとＮＭＯＳの各ペアからなる複数のＭＯＳスイッチとから構成される。ハイパスフィルタ機能は、Ｉ，ＩＢのそれぞれの信号ラインに直列に配置したキャパシタ５８と５９、及び信号ラインに並列に配置した抵抗６１〜６４とで構成される。また、ＭＯＳスイッチの切り替えで、Ｉ，ＩＢの信号経路に接続される抵抗によって信号レベルをアッテネートできるので、このアッテネート機能により増幅器３１の利得切り替え機能も持たせている。このように、入力キャパシタと抵抗による利得切り替えとハイパスフィルタとの２つの機能を持たせることで、回路面積を削減する効果が得られる。

これらＭＯＳスイッチのオン／オフ制御は、制御部１２からの制御信号ｓｇ１からｓｇ４により行われる。Ｉ側及びＩＢ側の信号のアッテネートさせるレベルは、それぞれ抵抗６１と抵抗６２の比、及び抵抗６３と抵抗６4の比で決まる。

ここで、信号切り替えの例として、Ｉ入力の信号ＩinがＰＭＯＳ６５とＮＭＯＳ６６からなるＭＯＳスイッチを通過する経路から、抵抗６１とＰＭＯＳ６７とＮＭＯＳ６８を通過する経路へ、ＩＢ入力の信号ＩＢinがＰＭＯＳ７２とＮＭＯＳ７１を通過する経路から抵抗６４とＰＭＯＳ６９とＮＭＯＳ７０を通過する経路へと切り替わる場合を例に説明する。バイアスはバイアス電源６０で与えられるとする。ＩＣ回路においてはデバイスに寄生成分が生じ、またＩ側とＩＢ側で寄生成分にもオフセットが発生する。

図５に、デバイスの寄生成分とオフセットが発生する例を示す。図５において、Ｐ型基板ＰsubにドレインＤとソースＳのＮ⁺拡散層が形成され、ドレイン・ソース拡散層間のチャネル領域上には薄いゲート絶縁膜を介してゲート電極Ｇが形成されたＮＭＯＳ６８，７２が示されている。Ｉ側のＮＭＯＳ６８とＩＢ側のＮＭＯＳ７２の、それぞれソース拡散層とゲート絶縁膜を介したゲート電極Ｇとの間に、寄生容量７３，７４が生じるが、ゲート配線の引き回しの長さ、拡散層と交差する部分の面積、長さ等のパターンの相違によりＩ側とＩＢ側で、寄生容量にもオフセットが生じる。なお、図５ではＮＭＯＳだけを示したが、不図示のＮウェル中に形成するＰＭＯＳ６７，７１についても同様に、図４に示したようにゲート・ソース間にも寄生容量９２，９３が生じる。

図６（ａ），（ｂ）に各制御信号ｓｇ１〜ｓｇ４の時間推移を示す。図６に示した０μｓから３００μｓのｔ１期間で、制御信号ｓｇ１とｓｇ２がそれぞれロー（“Ｌ”)とハイ（“Ｈ”）であるとする。この時、外側の信号ラインに配置されたＰＭＯＳ６５，７１とＮＭＯＳ６６，７２は全てオン状態にある。一方、同じｔ１期間で、制御信号ｓｇ３とｓｇ４が、それぞれＬとＨであるとする。この時、内側の信号ラインに配置されたＰＭＯＳ６７，６９とＮＭＯＳ６８，７０は全てオフ状態にある。

信号経路を外側から内側に切り替えるために、３００μｓから４００μｓのｔ２期間で制御信号の極性を反転させ、４００μｓ時点で制御信号ｓｇ１，ｓｇ２，ｓｇ３、ｓｇ４を、それぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”とすることで、内側の信号経路に配置されたＰＭＯＳ６７，６９とＮＭＯＳ６８，７０は全てオン状態、外側の信号経路に配置されたＰＭＯＳ６５，７１、ＮＭＯＳ６６，７２は全てオフ状態となる。

図６（ａ），（ｂ）に示したような制御を行った場合、ｔ２期間では寄生容量のチャージのためにＨＰＦＡＴＴ回路のＩ出力とＩＢ出力の電位が変動する。Ｉ側とＩＢ側の寄生容量値が異なるためにＩ側とＩＢ側の電位の変動値も異なる。この電位差はＭＯＳスイッチの寄生容量をチャージする期間だけ発生し、ＨＰＦＡＴＴ回路３０の後段にある増幅器３１で増幅される。このチャージの期間だけ電位変動が増幅器３１で増幅されて、レベルの大きい立ち上がり信号が発生する。この立ち上がり信号がＨＰＦＡＴＴ回路３２に入力されるとハイパスフィルタの特性上、ＨＰＦＡＴＴ回路３２の入力キャパシタの後ろのノードで、図６（ｃ）に示すように、ピーク値が８０ｍＶもある過渡応答が発生する。

これに対して図７（ａ），（ｂ）に示すように、制御信号ｓｇ１〜ｓｇ４の入力タイミングを、外側の信号ラインのＭＯＳスイッチと内側の信号ラインのＭＯＳスイッチが同時にオン状態となる期間があるように制御した場合について説明する。０μｓから２００μｓのの期間ｔａで、制御信号ｓｇ１とｓｇ２をそれぞれＬとＨとする。この時、外側の信号経路に配置されたＰＭＯＳ６５，７１とＮＭＯＳ６６，７２は全てオン状態にある。

一方、同じ期間ｔａにかけて制御信号ｓｇ３とｓｇ４を、それぞれ“Ｌ”と“Ｈ”とする。この時、内側の信号ラインに配置されたＰＭＯＳ６７，６９とＮＭＯＳ６８，７０は全てオフ状態にある。ここで、制御信号ｓｇ３とｓｇ４の極性を、２００μｓ〜３００μｓの期間ｔｂで反転させ、３００μｓの時点で制御信号ｓｇ３とｓｇ４を、それぞれ“Ｈ”，“Ｌ”とすることで、内側の信号ラインに配置されたＰＭＯＳ６７，６９とＮＭＯＳ６８，７０は全てオン状態となる。

既に外側の信号経路に配置されたＰＭＯＳ６５，７１とＮＭＯＳ６６，７２は全てオン状態にあるので、３００μｓ〜４００μｓの期間ｔｃでは、切り替える前後の信号経路のＭＯＳスイッチは全てオン状態となる。信号経路を外側から内側に切り替えるために４００μｓから５００μｓの期間ｔｄで制御信号ｓｇ１，ｓｇ２の極性を反転させ、５００μｓの時点で制御信号ｓｇ１とｓｇ２を、それぞれ“Ｈ”と“Ｌ”とすることで、外側の信号経路に配置されたＰＭＯＳ６５，７１とＮＭＯＳ６６，７２は全てオフ状態となる。

図７（ａ），（ｂ）のような制御を行った場合、制御信号が重複している期間があるため、ＨＰＦＡＴＴ回路のＩ側とＩＢ側の出力電位は常に一定となり、寄生容量をチャージする際に発生する電位変動がほとんど生じず、図７（ｃ）に示すように過渡応答のピーク値が５ｍＶと、図６（ａ），（ｂ）の制御の場合の８０ｍＶに比べ、充分小さい値に過渡応答を抑圧できる。

以上のように、本実施例では、切り替える前後の信号経路のＭＯＳスイッチがオンする時間を重複させて制御信号を制御することで、図７（ｃ）のように過渡応答を緩和することが可能になる。本実施例では２つの信号経路の切り替えについて説明を行ったが、信号経路の数は２つ以上でも良い。また、信号経路に直列に配置したキャパシタ５８，５９と並列に配置した抵抗６２〜６４によりハイパスフィルタを構成することができるため、回路面積の低減が可能である。またＨＰＦＡＴＴ回路３０，３２，３５の後段に、ＭＯＳトランジスタの増幅器を使用することにより、バイポーラトランジスタのようにベース電流が流れない分、低消費電力化が図れる。

なお、図１に示した構成のダイレクトコンバージョン送受信機において、ＣＤＭＡ（Code Divisional Multiple Access）といった間欠時間のない受信方法の場合に問題となる利得切り替え時に発生する過渡応答の緩和に、本実施例は好適に適用できる。その場合には、受信したＣＤＭＡのＲＦ受信信号が低雑音増幅器で増幅されて受信用ミキサに入力され、ダウンコンバートした信号がＰＧＡに入力されることになる。

また、本実施例で述べたダイレクトコンバージョン送受信機において、図１の構成のうち、ベースバンド１２、バンドパスフィルタ１５，ローパスフィルタ１７、パワーアンプ１４、アンテナ１、ＤＰＸ２以外の回路は、半導体集積回路チップ上に形成されるものである。

本発明の無線通信受信装置の第２実施例を説明する。本実施例の構成は実施例１と同じダイレクトコンバージョン受信機を例に説明する。受信機の構成と受信信号の流れは、実施例１と同じであるため、説明の重複を避けるため省略する。本実施例は、ＰＧＡ１０に受信信号が入力した後の処理から説明を行う。

図８に、ＰＧＡ１０の構成を示す。本実施例においては、図１の制御部１２からの制御信号ｓｇは、スロースイッチ７５を介してＰＧＡ１０内のＨＰＦＡＴＴ回路３０，３２．３５へと供給される構成となっている点が、実施励１の構成と相違する。図８では、スロースイッチ（ＳＬＳＷ）７５をＰＧＡ１０の外に設けているが、ＰＧＡ１０内に設けてもよい。

本実施例では、制御部１２から出力される制御信号ｓｇは、一時スロースイッチ７５に入力して、制御信号の立ち上がり及び立ち下がり時間が遅延されてＰＧＡ１０の内部のＨＰＦＡＴＴ回路３０，３２，３５にそれぞれ入力される。

図９に、スロースイッチ７５の回路構成例を示す。スロースイッチ７５は、ＰＭＯＳ７６およびＮＭＯＳ７７と，抵抗７８〜８０，８２，８３，８６，８７，９０と、ＮＰＮトランジスタ８１，８５，８９と、ＰＮＰトランジスタ８４，８８と、キャパシタ９１とから構成される。

スロースイッチ７５の動作を説明する。入力された制御信号ｓｇが“Ｈ”の場合にはＮＭＯＳ７７がオンし、ＰＭＯＳ７６とＮＰＮトランジスタ８５，８９がオフする。ＮＭＯＳ７７のオンにより、抵抗８２、ダイオード接続のＰＮＰトランジスタ８４、ダイオード接続のＮＰＮトランジスタ８１、抵抗７８を介して電流が流れる。これにより、ＰＮＰトランジスタ８４とカレントミラーを構成するＰＮＰトランジスタ８８がオンして、抵抗８６、ＰＮＰトランジスタ８８を介して電流が流れ、出力側の抵抗９０とキャパシタ９１により構成されるローパスフィルタのキャパシタ９１をチャージする。このキャパシタ９１をチャージさせる時間だけ制御信号が“Ｈ”になる時間を遅延させる。

また、制御信号が“Ｌ”の場合にはＮＭＯＳ７７がオフし、ＰＭＯＳ７６がオンする。これにより、ＰＭＯＳ７６、ダイオード接続のＮＰＮトランジスタ８１、抵抗７８，８０、ダイオード接続のＮＰＮトランジスタ８５、抵抗８３を介して電流が流れ、ＮＰＮトランジスタ８５のベース共通接続のカレントミラー構成のＮＰＮトランジスタ８９がオンして出力側の抵抗９０とキャパシタ９１により構成されるローパスフィルタのキャパシタ９１をディスチャージする。このディスチャージさせる時間だけ制御信号が“Ｌ”になる時間を遅延させる。

図１０の（a）に制御信号ｓｇ、（ｂ）にその制御信号を７０μｓ遅延させた制御信号ｓｇ’を示す。この遅延させた制御信号ｓｇ’をＨＰＦＡＴＴ３０，３２，３５内部のＭＯＳスイッチにそれぞれ入力し、ＭＯＳスイッチを切り替えることにより受信信号の利得を調整する。この際には、制御信号のタイミングは実施例１のように制御信号の切り替え時間が重なる必要はない。これにより図７（ｃ）のように過渡応答を緩和することが可能になる。

本発明の無線通信受信装置の第３実施例を説明する。本実施例の構成は実施例１と同じダイレクトコンバージョン受信機を例に説明する。受信機の構成と受信信号の流れは、実施例１と同じであるため、説明の重複を避けるため省略する。本実施例は、実施例２で説明したスロースイッチ７５で制御信号の立ち上がり時間と立下り時間を遅延させ、かつ図７（ａ），（ｂ）に示したように制御信号が重複するように制御を行うことにより、図７（ｃ）のように過渡応答を緩和することが可能になる。本実施例では実施例１または実施例２だけの構成の場合に比べて、過渡応答の緩和がより良くなる利点がある。

以上、本発明の好適な実施例について説明したが、本発明は上記実施例に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。

本発明に係る無線通信受信装置の第１実施例の構成を示す回路ブロック図である。図１のＰＧＡ内の増幅器の構成例を示す回路図である。図１のＰＧＡ内のローパスフィルタの構成例を示す回路図である。図１のＰＧＡ内のＨＰＦＡＴＴ回路の構成例を示す回路図である。ＭＯＳスイッチ部の寄生成分とオフセットが発生する例を示す断面図である。制御信号のタイミングチャートと過渡応答波形を示す図である。過渡応答を緩和する制御信号のタイミングチャートと過渡応答波形を示す図である。第２実施例のＰＧＡの構成例を示すブロック図である。図８のスロースイッチの構成例を示す回路図である。スロースイッチに入力される制御信号と出力される制御信号を示す図である。

符号の説明

１…アンテナ、２…デュプレクサ（ＤＰＸ）、３，４…低雑音増幅器（ＬＮＡ）、５，６…ミキサ（ＭＩＸ）、７…バッファ（ＢＵＦ）、８…分周器（ＤＩＶ）、９…電圧制御発振器（ＶＣＯ）、１０，１１…可変利得増幅回路部（ＰＧＡ）、１２…制御部(ＣＮＴＬ)、１３ベースバンド（ＢＢ）、１４…パワーアンプ、１６〜２０，２５，２６…可変増幅器、１５…バンドパスフィルタ、１７，２３，２４…ローパスフィルタ、２１…モジュレータ、２２…移相器（ＰＨＳＴ）、２７，３１，３３，３６…増幅器、２８，２９，３４…ローパスフィルタ（ＬＰＦ）、３０，３２，３５…ＨＰＦＡＴＴ回路、３７〜４１，４６〜４９，５６，５７，６１〜６４…抵抗、７８〜８０，８２，８３，８６，８７，９０…抵抗、４２，４３，６６，６８，７０，７２，７７…ＮＭＯＳトランジスタ、４４，４５，５２〜５５，８１，８５，８９…ＮＰＮトランジスタ、５０，５１，５８，５９，９１…キャパシタ、６０…バイアス源、６５，６７，６９，７１，７６…ＰＭＯＳトランジスタ、７３，７４，９２，９３…寄生容量、７５…スロースイッチ（ＳＬＳＷ）、
８４，８８…ＰＮＰトランジスタ、Ｐsub…Ｐ型基板、ｓｇ，ｓｇ１〜ｓｇ４，ｓｇ’制御信号。

Claims

可変利得装置と、
前記可変利得装置の利得を制御する利得制御装置とを具備する無線通信受信装置であって、
前記可変利得装置は、信号入力ノードと基準電位点との間に直列に接続された複数の分圧抵抗と、前記分圧抵抗の複数のノードと信号出力ノードの間に接続された複数のスイッチとで構成されたアッテネータを含み、
前記利得制御装置により前記可変利得装置の前記複数のスイッチの選択されたスイッチを導通せしめることにより前記アッテネータは所定のアッテネーションに設定され、該設定されたアッテネーションにより前記可変利得装置の利得が設定されることを特徴とする無線通信受信装置。
請求項１に記載の無線通信受信装置において、
前記アッテネータを構成する前記複数のスイッチの夫々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるＣＭＯＳアナログスイッチであり、前記複数のスイッチの選択された２つの一方をオンからオフに遷移させる一方、他方をオフからオンに遷移させるに際して、この遷移の期間で前記選択された２つのスイッチを共にオンさせることを特徴とする無線通信受信装置。
請求項１に記載の無線通信受信装置において、
前記可変利得装置の前記出力ノードには微分回路が接続され、前記可変利得装置の前記信号入力ノードには受信用ミキサの出力が接続され、前記受信用ミキサの入力にはＣＤＭＡのＲＦ受信信号を増幅する低雑音増幅器の出力が接続され、前記微分回路の出力よりＣＤＭＡの受信ベースバンド信号を得ることを特徴とする無線通信受信装置。
請求項１に記載の無線通信受信装置において、
前記利得制御装置、前記可変利得装置は、半導体集積回路チップ上に形成されて成ることを特徴とする無線通信受信装置。
請求項３に記載の無線通信受信装置において、
前記受信用ミキサはダイレクトダウンコンバージョンのミキサであることを特徴とする無線通信受信装置。
請求項１に記載の無線通信受信装置において、
前記利得制御装置は制御信号の立ち上がり時間及び立ち下がり時間を制御することを特徴とする無線通信受信装置。
請求項６に記載の無線通信受信装置において、
前記利得制御装置の立ち上がり時間と立ち下がり時間の制御は、積分回路の充放電特性を用いて制御することを特徴とする無線通信受信装置。