JP2011041300A - 利得を自動的に設定する位相ロックループ - Google Patents

Abstract

【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。
【選択図】図１

Description

本発明は、位相ロックループに関する。特に、本発明は利得を自動的に設定する位相ロックループに関する。

携帯電話と他の通信用無線通信機は、一般に一つの周波数−合成器を共有する送信回路と受信回路を個別に備える。周波数−合成器は、無線通信機の送信回路と受信回路の両方のために局部発振器として機能する。これらの周波数−合成器は、一般的に特定の周波数で発振するよう制御されることができる位相ロックループ（ＰＬＬ）を備える。電話機が信号を受信している時、ＰＬＬは受信周波数で発振するよう制御され、電話機が送信している時、ＰＬＬは送信周波数で発振するよう制御されるであろう。

多くの現代の携帯電話は、様々な操作者により所持され種々の通信規格の基で動作される複数の異なるセルラシステムで動作するよう設計されている。これは、通常、電話機の受信器は広範囲に異なる周波数で信号を受信することができ、それらの周波数間で瞬時に切り換えができなければならない。送信器もまた同じである。

受信器（または送信器）は一周波数から他の周波数に変化する時、局部発振器がある周波数にロックされない期間がある。この期間では通信は不可能であり、携帯電話は、空中通信が再開できるまで局部発振器がある周波数にロックするのを待たなければならない。

局部発振器が長時間ある周波数にロックされないままであると、電話機の動作は中断される可能性がある。少なくともこれはユーザーの感じるサービスの質に劣化をもたらす。最悪の場合には、それは通信の終了の結果になる可能性がある。それゆえ、発振器がロックされないままでいる時間を最小にすることが望ましい。その時間を最小にする一つの方法は、異なる周波数間で変化するのにＰＬＬに要する時間を減らすことである。

ＰＬＬの全利得は、ＰＬＬが一つの動作周波数から他の動作周波数へ変化することができる速さに影響を及ぼす要因である。高利得を有するＰＬＬは、低利得を有するＰＬＬよりも周波数間で迅速に変化するであろう。低利得を有するＰＬＬは、所望の周波数に一度ロックされるとより安定する。しかしながら、大きな周波数変化のために低利得のＰＬＬを用いると、サイクルスキップとして知られる状態が起こりうる。サイクルスキップは、位相誤差が大きくなり３６０度を超えたときに起こる。位相誤差が３６０度を超えた時点で、急な移行がある。ＰＬＬがこの急な移行に出くわすと、ＰＬＬに要する時間を大幅に長くし、３６０度未満の誤差に戻し新たな周波数にロックする。より高い利得のＰＬＬは、一般にサイクルスキップを起こすことなくより大きな周波数変化を許容するであろう。

ＰＬＬにおける高利得と低利得の両方の利点の効果を得るために、現在のシステムは利得が選択可能なＰＬＬを利用する傾向がある。市販のＰＬＬは、一般に位相検出器に対してプログラム可能な利得値の選択を提供する。位相検出器の利得を調整することにより、ＰＬＬの全利得を調整できる。ＰＬＬがある周波数にロックされる場合、低利得が選択され、一周波数から他の周波数への変化の間、高利得が選択される。

様々な位相検出器利得を用いる現在の技術は、各利得変化に対して位相検出器をプログラミングすることを含む。例えば、ＰＬＬは最初の、すなわち第１の周波数にプログラムされる。この第１の周波数にロックされる間、位相検出器は低利得である。周波数の変化が始まると、ＰＬＬは第２の周波数にプログラムされ、位相検出器は高利得に同時にプログラムされる。ＰＬＬが第２の周波数に近づくと、位相検出器は低利得に再プログラムされる。あるいは、位相検出器は第２の周波数への近さよりもむしろ高利得での時間に基づき利得を減らすよう再プログラムすることができる。

ＰＬＬの再プログラミングを繰り返すと、現在の技術では貴重なプロセッサの時間を消費する。

本発明の一観点によれば、利得を自動的に設定する位相ロックループＰＬＬが提供される。ＰＬＬは、第１の周波数と第２の周波数の差を表す第１の信号を供給する周波数弁別器を備える。またＰＬＬは、周波数弁別器に結合され、第１の信号を受信し、第１の信号からの情報に基づいて第２の信号を供給する比較器を備えている。第２の信号は設定する位相ロックループに対する利得設定を表す。

本発明の他の観点によれば、ＰＬＬが位相検出器を含む位相ロックループＰＬＬ内で自動的に利得を設定する方法が提供される。この方法は、第１の周波数から第２の周波数へのＰＬＬの動作における周波数変化を開始することと、周波数変化の始めに位相検出器の利得を増加することと、周波数変化の間にＰＬＬの動作の所定の特性に基づいて位相検出器の利得を減少することと、を含む。

図１は、利得を別個に設定する位相ロックループのブロック図である。 図２は、ウィンドウ比較器に対する入力信号Ａと出力信号Ｂの関数関係の図による表現である。 図３は、図１の位相ロックループの周波数弁別器の実施である。 図４は、周波数弁別器とウィンドウ比較器の代替実施である。 図５は、周波数変化の間のＰＬＬに対する高利得の継続時間を決定するために用いられる時間値情報を含むルックアップテーブルの実施のブロック図である。

詳細な説明

本発明の上述したあるいは以下の特徴は、添付の特許請求の範囲において詳細に説明され、その効果とともに、添付の図面に関して与えられる以下の本発明の典型的な実施形態の詳細な説明を考慮することで、より明らかになる。

ここで添付図面の図１を見ると、位相ロックループ（本明細書では、以降ＰＬＬと称す）９９が示されおり、ここでは高利得と低利得が自動的に設定される。すなわち、ＰＬＬの利得は携帯電話システムのプロセッサのような外部コントローラによる介入なしに設定される。説明を簡単にするために、低利得と高利得の２つの利得設定を述べる。当業者は、複数の利得設定を用いることができることを理解するであろう。

電圧制御発振器（本明細書では、以降ＶＣＯと称す）１１０は、分周比Ｎが設定できるプログラマブルカウンタ１１５を駆動し、カウンタ１１５の出力として信号ＳＮが供給される。基準発振器１２５は、分周比Ｒが設定できるプログラマブルカウンタ１２０を駆動し、カウンタ１２０の出力として信号ＳＲが供給される。周波数弁別器１３０は、信号ＳＮと信号ＳＲを受信して用い、信号Ａをウィンドウ比較器１３５に供給する。信号Ａは、信号ＳＮと信号ＳＲの２つの入力信号の差を表す。ウィンドウ比較器１３５は、信号Ａを受信し、そこに関数を加え、これにより信号Ｂが生成され位相検出器１００に供給される。位相検出器１００は、信号ＳＮと信号ＳＲを受信し、ループフィルタ１０５を介してＶＣＯ１１０にフィードバックする。また、位相検出器１００は信号Ｂを受信し、信号Ｂを用いて適切な位相検出器の利得設定を決定する。

図２または添付の図面において、信号Ａに対する信号Ｂの関数のグラフ表示を示す。この例では、（信号Ａで表される）信号ＳＮと信号ＳＲとの差がゼロに近い場合、信号ＢはＬＯＷである。（信号Ａで表される）差が予め設定されたレベル（正または負）を超える場合、信号ＢはＨＩＧＨである。位相検出器１００は、ＨＩＧＨまたはＬＯＷの信号を用い、それぞれ利得をＨＩＧＨまたはＬＯＷに設定する。このようにして、少ない周波数変化に対して位相検出器１００の利得は低く設定されたままであり、より大きな周波数変化に対してだけＨＩＧＨに切り換えられる。

当業者は、低利得と高利得の間の移行は、図２に図示されるような二乗関数である必要はないことを理解するであろう。複数の異なる利得を用いたより円滑な移行は、設計条件を指示するときに用いることができる。

ループ利得は、位相検出器１００の利得を調整することにより設定される。ループ利得が他の方法で調整できることも理解されるであろう。例えば、ＶＣＯ１１０またはループフィルタ１０５の利得を調整することも、全位相ロックループ利得を調整するのに用いることができる。

ここで図３を見ると、周波数弁別器１３０の実施がより詳しく示されている。第１の単安定３２０は、カウンタ１１５からの信号ＳＮを受信するよう結合された入力と第１のローパスフィルタ３１０に結合する出力とを有する。第２の単安定３４０は、カウンタ１２０からの信号ＳＲを受信するよう結合された入力と第２のローパスフィルタ３３０に結合する出力とを有する。第１及び第２のローパスフィルタ３１０及び３３０は、信号をウィンドウ比較器１３５に供給するよう結合された出力を有する差動増幅器３００に結合する出力を有する（図１参照）。

単安定（３２０，３４０）とローパスフィルタ（３１０，３３０）の各組み合わせは、単安定入力での信号の周波数に直線的に比例するＤＣレベルを有する信号を供給する。差動増幅器３００はローパスフィルタ（３２０，３３０）から信号を受信し、２つの信号を比較し、信号ＳＮと信号ＳＲの周波数の差に比例する信号Ａをウィンドウ比較器１３５に供給する。

周波数弁別器１３０の別の実施が図４により詳しく示されている。デジタル加減算器４３０が信号ＳＮと信号ＳＲを受信する。加減算器４３０の出力は、信号ＳＮからの各パルスが出力を１増やし、信号ＳＲからの各パルスが出力を１減らすよう作用する。したがって、信号ＳＮと信号ＳＲの周波数が等しい場合（すなわち、周波数の差がゼロ）、加減算器の出力はある値で安定する。実際には、安定化した値をゼロに等しくさせるためにリセット機能を用いることができる。

加減算器４３０からの出力は、デジタル／アナログ変換器ＤＡＣ４２０に供給される。ＤＡＣ４２０の出力は、ローパスフィルタ（不図示）を介して微分器４１０に供給され、それを用いて微分器４１０は出力をウィンドウ比較器１３５に供給する。微分器４１０の出力は、信号ＳＮと信号ＳＲの周波数の差に直線的に比例する。

ウィンドウ比較器１３５に供給されるような微分器４１０の出力をより厳密に見ると、ウィンドウ比較器１３５の動作は微分器４１０からの信号の電圧に依存する。微分器４１０からの信号がゼロに対する予め設定された閾値を上回るかゼロに対する予め設定された閾値を下回ると、ウィンドウ比較器１３５の出力はＨＩＧＨである。微分器４１０からの信号が予め設定された値よりも小さいと、ウィンドウ比較器１３５の出力はＬＯＷである。ウィンドウ比較器１３５の出力は位相検出器１００により受信され、ウィンドウ比較器の信号がＨＩＧＨかＬＯＷかに応じて、それぞれ位相検出器１００の利得をＨＩＧＨまたはＬＯＷの値に設定させる。図４に示した回路では、閾値は抵抗器Ｒ１、Ｒ２及びＲ３の値により決定される。

さらに図４に示すのは例１及び例２であり、これらは微分器４１０により出力される信号Ａと微分器４１０への入力との関係のグラフ表示である。例１及び２において、のこぎり歯の傾きが時間とともに小さくなると、周波数の差が減る。（ａ）上方または（ｂ）下方の領域において、ウィンドウ比較器１３５は信号ＢをＨＩＧＨに設定する。ゼロ周波数誤差ラインあたりの（ａ）及び（ｂ）で囲まれた領域において、ウィンドウ比較器１３５は信号ＢをＬＯＷに設定する。位相検出器１００は、信号ＢがＬＯＷであるかＨＩＧＨであるかに基づいて、それぞれ位相検出器の利得をＬＯＷまたはＨＩＧＨに設定することで応答する。

周波数変化の完了近くで低利得を選択する別の実施は、周波数誤差の符号が変わった時に低利得を選択することである。これは、周波数誤差（例１または例２で表される所望の周波数と現在の周波数との差）値が周波数誤差等量ゼロラインと交差するときに起こるであろう。ゼロ誤差ラインを交差するまで、ＰＬＬは高い利得を維持するであろう。

他の別の実施は、周波数誤差の変化の速さに基づいて選択されるべき低利得のためのものである。所望の周波数が近づくと、位相検出器１００が変化している変化の速さは、所望の周波数に近いことに関連して遅くなっているであろう。所定の変化の速さに達すると、低利得は位相検出器に信号で伝えられる。位相検出器は、低利得を選択することで応答する。

図５を見ると、周波数変化の間に用いるためのＰＬＬに対する高利得の設定の継続時間を決定するためにルックアップテーブル（ＬＵＴ）５４０が用いられるＰＬＬのブロック図が示されている。ＬＵＴに格納される値は、ＰＬＬが高利得を維持する時間値である。周波数変化に対して高利得が設定されると、ＰＬＬは高利得での時間に基づいて自動的に低利得に戻る。

プログラミングインタフェース５００はＬＵＴ５４０を初期化する。ＬＵＴが読み出し専用メモリ（ＲＯＭ）に基づいていると、この動作は適用できない。また、プログラミングインタフェース５００はレジスタ５２０及び５３０をプログラムするのに用いられる。

ＬＵＴアドレス生成ユニット５１０は、コンフィギュレーション・レジスタ５２０に格納されたＰＬＬの現在のアクティブ・コンフィギュレーションを、シフトレジスタ５３０に格納された新しいコンフィギュレーションと比較し、アドレスをＬＵＴ５４０に出力する。このアドレスでＬＵＴ５４０にあるのは、周波数変化の間にＰＬＬが高利得を加える時間の長さを表す時間値である。ＬＵＴ５４０からの時間値は、位相検出器制御５５０に供給される。

位相検出器制御５５０は、ＰＬＬに、位相検出器１００に対して高利得を選択する指示とともに、周波数変化の間にＰＬＬが高利得を加える時間値を供給する。

このように、システムプロセッサは初めにＰＬＬを周波数変化に対して高利得にプログラムするのに用いられるが、ＰＬＬが所望の周波数に近づくとき、プロセッサは後続の利得の減少に対して用いられない。適当な時間が過ぎると、ＰＬＬは自動的に低利得に戻る。

ルックアップテーブル（ＬＵＴ）は、チップスペースの点で高価になる傾向があり、そのため可能であれば小さなＬＵＴを用いることが望ましい。しかしながら、システム要求は大きなＬＵＴの使用を指示することが多い。

例えば、無線通信において、主要なＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）は１２４の離散的無線周波数チャネルを有する。ダイレクトマッピングをいずれかのチャネルからいずれかの他のチャネルに供給するＬＵＴは、１２４×１２４要素の行列になるであろう。このサイズのＬＵＴ行列のためのデータを保持するためのメモリ要求とハードウェア要求は大きい。

図５のＰＬＬのためのＬＵＴのサイズを削減するために、入力は集められ、複数のチャネル変化を扱うことになる単一の入力を生成するために平均化される。

ＧＳＭにおいて、ＬＵＴサイズは４つの要素のセットを集めてそれらを平均化することにより、３１×３１要素の行列に削減される。極めて少ない数の要素のため、削減された行列の要素を記憶するのに極めて小さいメモリが必要となる。各入力は、周波数変化に対して維持するためのＰＬＬに対する高利得での期間を表す。各高利得期間の値は、４つのＧＳＭチャネルに当てはまる。行列要素の平均化は、ある程度の精度と性能を犠牲にするが、メモリサイズの観点からはより扱いやすい。

動作中、１２４の利用可能なＧＳＭチャネルのうちの１つである開始チャネル（Ｃｓ）が、その開始チャネルグループ（Ｇｓ）を特定するために４で割られる。開始チャネルグループは、削減された３１×３１要素の行列の要素の１つを表す。また、目的チャネル（Ｃｄ）は、その目的チャネルグループ（Ｇｄ）を特定するために４で割られる。このように、ＰＬＬは開始チャネルＣｓから目的チャネルＣｄに変化するとき、ＬＵＴ要素（Ｇｓ、Ｇｄ）に記憶された高利得の期間を用いる。

表現形式において、
Ｇｓ＝４で割られたＣｓ
Ｇｄ＝４で割られたＣｄ
高利得期間＝ＬＵＴ（Ｇｓ、Ｇｄ）
である。

実施のより具体的な例は、ＰＬＬがチャネル１２０からチャネル４５への移行する要求を有していることである。開始チャネルグループは、Ｇｓ＝１２０／４＝３０である。したがって、開始チャネルＣｓ＝１２０は、削減された行列の開始チャネルグループ３０の一部分である。目的チャネルグループは、Ｇｄ＝４５／４＝１１．２５である。この状況で、全ての端数が最も近い整数に切り上げられ、これにより目的チャネルＣｄ＝４５は、目的チャネルグループ１２の一部分である。

ＣｓからＣｄに移るのに必要とされる高利得の期間がＣｄからＣｓに移るときと同じ場合に、ＬＵＴのサイズがさらに削減される。動作中、１セットの値だけが用いられる。行列の要素のコピーはメモリに記憶される必要はない。

さらなるハードウェアサイズの削減は、ＬＵＴが読み出し専用メモリ（ＲＯＭ）に基づくことを示唆するであろう。これは、ランダムアクセスメモリ（ＲＡＭ）と比較してより少ないハードウェアを必要とする。しかしながら、大幅な回路の変更は、変更がある度にＲＯＭの内容を再構成する追加要求を課す。

ＬＵＴの性能を最大にするために、ＬＵＴに関連する回路は十分に特徴づけられるべきである。回路を十分に特徴づけるために、回路は回路の実際の動作特性に応じて作られ評価される。動作特性は、ハードウェアと、回路を作るのに用いられる工法に特有である。回路の実際の動作特性は、ＬＵＴの要素に対する正確な情報を展開するのに用いられる。しかしながら、大幅な回路の変更は、ＬＵＴの要素に対する情報の再評価を必要とするであろう。

当業者には、ＰＬＬ利得を設定するためにＬＵＴを用いるという取り組みは、ＰＬＬ利得の設定を伴うプロセッサの関与を削減することが、メモリまたはハードウェアのサイズの要求に関して優先度が高い用途によく適していることが分かるであろう。

したがって、好ましい実施形態を参照して本発明を述べてきたことにより、問題の実施形態は典型的であるだけであり、当業者に生じるような変形や変更は、添付の特許請求の範囲とその均等に示された本発明の趣旨と範囲を逸脱することなく行うことができることは、よく理解されるべきである。

Claims (16)

1. 利得を自動的に設定する位相ロックループＰＬＬであり、前記ＰＬＬは、
   第１の周波数と第２の周波数の差を表す第１の信号を供給する周波数弁別器と、
   前記周波数弁別器に結合された比較器であり、
   前記第１の信号を受信し、
   前記第１の信号からの情報に基づいて第２の信号を供給し、前記第２の信号は設定する位相ロックループに対する利得設定を表す比較器と、
   を備える位相ロックループ。
2. 前記周波数弁別器は、
   第１のローパスフィルタに結合された第１の単安定であり、前記第１の単安定と第１のフィルタは、共に前記第１の周波数を受信し第１の出力を供給する第１の単安定と、
   第２のローパスフィルタに結合された第２の単安定であり、前記第２の単安定と第２のフィルタは、共に前記第２の周波数を受信し第２の出力を供給する第２の単安定と、
   前記第１及び第２の単安定とフィルタの組み合わせに結合された差動増幅器であり、
   前記第１の出力と前記第２の出力を受信し、
   前記第１の出力を前記第２の出力と比較し、
   前記第１の出力と前記第２の出力の差を表す前記第１の信号を前記比較器に供給する差動増幅器と、
   を備える請求項１に記載のＰＬＬ。
3. 前記周波数弁別器は、
   前記第１の周波数と前記第２の周波数を受信し、デジタル信号を供給する加減算器と、
   前記加減算器に結合され、前記デジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、
   前記デジタル／アナログ変換器に結合され、前記アナログ信号を受信し、前記第１の周波数と前記第２の周波数の差を表す前記第１の信号を前記比較器に供給する微分器と、
   を備えた請求項１に記載のＰＬＬ。
4. 複数の利得で動作可能であり、前記第２の信号を受信し、前記第２の信号に基づいて位相検出器利得を設定する位相検出器を備えた請求項１に記載のＰＬＬ。
5. 実質的に図１及び図３の図面を参照して以下に述べたように自動的に利得を設定する位相ロックループ。
6. 実質的に図１及び図４の図面を参照して以下に述べたように自動的に利得を設定する位相ロックループ。
7. 実質的に図５の図面を参照して以下に述べたように自動的に利得を設定する位相ロックループ。
8. ＰＬＬが位相検出器を含む位相ロックループＰＬＬ内で自動的に利得を設定する方法であり、
   第１の周波数から第２の周波数への前記ＰＬＬの動作における周波数変化を開始することと、
   前記周波数変化の始めに前記位相検出器の利得を増加することと、
   前記周波数変化の間に前記ＰＬＬの動作の所定の特性に基づいて前記位相検出器の利得を減少することと、
   を含む方法。
9. 前記利得は、増加した利得における継続時間に基づいて減少される請求項８に記載の方法。
10. ルックアップテーブルを用いて継続時間値を記憶し検索することをさらに含む請求項９に記載の方法。
11. 前記利得は、前記第１の周波数と前記第２の周波数の差に基づいて減少される請求項８に記載の方法。
12. 前記利得は、前記周波数の差がゼロのときに低減される請求項１１に記載の方法。
13. 前記利得は、前記第１の周波数と前記第２の周波数との間の変化の速さに基づいて低減される請求項８に記載の方法。
14. 請求項８乃至１３のいずれかに記載の方法を行う回路。
15. 請求項１乃至７のいずれかに記載のＰＬＬ及び／または請求項１４に記載の回路を備える電話機。
16. ＧＳＭ規格に準拠して動作可能な請求項１５に記載の電話機。

Images