JPS60125021A - 位相制御ル−プの疑似同期検出装置 - Google Patents
位相制御ル−プの疑似同期検出装置Info
- Publication number
- JPS60125021A JPS60125021A JP58233860A JP23386083A JPS60125021A JP S60125021 A JPS60125021 A JP S60125021A JP 58233860 A JP58233860 A JP 58233860A JP 23386083 A JP23386083 A JP 23386083A JP S60125021 A JPS60125021 A JP S60125021A
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- JP
- Japan
- Prior art keywords
- frequency
- voltage
- output
- circuit
- signal
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
れるＥＦＭ（８−１４変換）信号の復調等に用いるクロ
ック抽出のだめの位相制御ループ（以下ＰＬＬと略記す
る）の疑似同期状態の検出装置に関するものである。
ック抽出のだめの位相制御ループ（以下ＰＬＬと略記す
る）の疑似同期状態の検出装置に関するものである。
従来例の構成とその問題点
通常、コンバク・トディスクプレーヤの再生において、
ピックアップで検出したＥＦＭ信号を復調するためのＰ
ＬＬは同期ひきこみ範囲が±〇チ程度と有限であるため
、他の手段によって、ディスクを駆動するスピンドル七
“−夕の回転数をその範囲にもってゆく必要がある。普
通はＥＦＭ信号に含まれる最長周期信号を速度情報とし
てスピンドルモータに帰還して上記ひきこみ範囲まで回
転を制御し、その後Ｐ’ＬＬの動作開始と同時に今度は
ＰＬＬが検出する抽出クロック信号を速度または位相情
報として前記スピンドルモータに帰還して位相制御をか
け、線速度一定（ＣＬＶ）制御を行なう等の方式がとら
れる。この時、通常の音楽信号を再生する時はあまり問
題を発生しないが無音溝パターンを再生する時はそのパ
ターン特有の性質からＰＬＬは本来同期すべき周波数よ
り若干ずれて（例えば−３％程度）疑似的に同期してし
まう場合がある。これは無音溝パターンが比較的短い周
期で同一パターンをくりかえすためでとのＰＬＬを構成
する位相比較器が正しい同期点の他にほぼ００位相誤差
の出力を出す点があることを意味する。例えばこの様な
場合一度正しい同期点からはずれて上記疑似同期点には
いってしまうとスピンドルモータは永久にこの状態から
抜けだせなく々す、デッドロックの状態になるという問
題点があった。
ピックアップで検出したＥＦＭ信号を復調するためのＰ
ＬＬは同期ひきこみ範囲が±〇チ程度と有限であるため
、他の手段によって、ディスクを駆動するスピンドル七
“−夕の回転数をその範囲にもってゆく必要がある。普
通はＥＦＭ信号に含まれる最長周期信号を速度情報とし
てスピンドルモータに帰還して上記ひきこみ範囲まで回
転を制御し、その後Ｐ’ＬＬの動作開始と同時に今度は
ＰＬＬが検出する抽出クロック信号を速度または位相情
報として前記スピンドルモータに帰還して位相制御をか
け、線速度一定（ＣＬＶ）制御を行なう等の方式がとら
れる。この時、通常の音楽信号を再生する時はあまり問
題を発生しないが無音溝パターンを再生する時はそのパ
ターン特有の性質からＰＬＬは本来同期すべき周波数よ
り若干ずれて（例えば−３％程度）疑似的に同期してし
まう場合がある。これは無音溝パターンが比較的短い周
期で同一パターンをくりかえすためでとのＰＬＬを構成
する位相比較器が正しい同期点の他にほぼ００位相誤差
の出力を出す点があることを意味する。例えばこの様な
場合一度正しい同期点からはずれて上記疑似同期点には
いってしまうとスピンドルモータは永久にこの状態から
抜けだせなく々す、デッドロックの状態になるという問
題点があった。
発明の目的
本発明の目的は上記の問題が発生した時に、その対策を
行なうためにＰＬＬが疑似同期状態になったことを検出
するだめの回路を提供するものである。
行なうためにＰＬＬが疑似同期状態になったことを検出
するだめの回路を提供するものである。
発明の構成
本発明は入力情報に含まれたクロック信号を抽出する様
に構成された位相制御ループが正しく同期した時に出力
する周波数信号と同一の周波数信号を発生する基準周波
数発生手段と、該基準周波数発生手段の出力周波数と前
記位相制御ループの出力周波数の差を検出する周波数引
算手段と、該周波数引算手段の出力周波数を電圧に変換
する周波数−電圧変換手段と、該周波数−電圧変換手段
の出力信号を基準電圧と比較する比較手段で構成したも
のであシ、これによりＰＬＬが正しくない点に疑似同期
された場合ただちにその状態を検出できるというすぐれ
た特徴をもつものである。
に構成された位相制御ループが正しく同期した時に出力
する周波数信号と同一の周波数信号を発生する基準周波
数発生手段と、該基準周波数発生手段の出力周波数と前
記位相制御ループの出力周波数の差を検出する周波数引
算手段と、該周波数引算手段の出力周波数を電圧に変換
する周波数−電圧変換手段と、該周波数−電圧変換手段
の出力信号を基準電圧と比較する比較手段で構成したも
のであシ、これによりＰＬＬが正しくない点に疑似同期
された場合ただちにその状態を検出できるというすぐれ
た特徴をもつものである。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における全体のブロック図を
示すものである。１は位相比較回路１ａ。
示すものである。１は位相比較回路１ａ。
フィルタ１６．電圧制御発振回路１ｃ、分周回路１ｄか
ら構成されたＰＬＬで、ＥＦＭ入力信号ｆＨからクロッ
ク周波数信号を抽出する。２はＰＬＬ、１が正しく同期
した時の出力周波数ｆ。と同じ周波数の基準周波数信号
を出力する基準発振回路である。３はＰＬＬ１の出力周
波数ｆ１ と基準発掘回路２の出力周波数ｆ０の周波数
の差をとる周波数引算回路で、その周波数引算回路３の
出力周波数信号は周波数−電圧変換回路４によって電圧
に変換され、その出力電圧は２つの電源ｓａ、５ｂを基
準電源にもつウィンドウコンパレータ６によって電源５
ａ、５ｂの電圧範囲内にあるか範囲外であるかが判定さ
れる。
ら構成されたＰＬＬで、ＥＦＭ入力信号ｆＨからクロッ
ク周波数信号を抽出する。２はＰＬＬ、１が正しく同期
した時の出力周波数ｆ。と同じ周波数の基準周波数信号
を出力する基準発振回路である。３はＰＬＬ１の出力周
波数ｆ１ と基準発掘回路２の出力周波数ｆ０の周波数
の差をとる周波数引算回路で、その周波数引算回路３の
出力周波数信号は周波数−電圧変換回路４によって電圧
に変換され、その出力電圧は２つの電源ｓａ、５ｂを基
準電源にもつウィンドウコンパレータ６によって電源５
ａ、５ｂの電圧範囲内にあるか範囲外であるかが判定さ
れる。
一例としてＰＬＬ１の同期出力周波数が４．３２１８Ｍ
Ｈｚ 、疑似の同期周波数が４．１９２１ＭＨｚと３ｑ
６はど低い所にある場合を考える。この時、周波数−電
圧変換回路４の変換ゲインを５０ｍＶ／ＫＨｚとして電
源５ａ、５ｂをｆｏすなわち４．３２１８ ＭＨｚの２
％と４％に対応した電圧４．３２Ｖと８．６４Ｖに設定
すると、ＰＬＬ１が疑似の同期周波数４．１９２１ＭＨ
ｚにロックされた時、周波数引算回路３は差周波数１２
９．７ＫＨｚを出力し、周波数−電圧変換回路４は６４
８ｖを出力する。この電圧はウィンドウコンパレータ６
によって２つの基準レベル４．３２Ｖと８．６４ Ｖに
比較されてその範囲にあることが検出され、ＰＬＬ１は
疑似同期していると判定される０ 第２図（、） 、 （ｂ）は前記周波数引算回路３を構
成する０７９２１７７２１回路およびその動作を説明す
るグラフである。これは０７９２１７７２１回路のＤ入
力信号ｆ。のレベル状態がクロック周波数信号ｆｃの立
上がり（立下がり）時点でのみＤフリップフロラプ回路
内部に読みこまれるという性質を利用して演算を行なう
もので、Ｄ入力。
Ｈｚ 、疑似の同期周波数が４．１９２１ＭＨｚと３ｑ
６はど低い所にある場合を考える。この時、周波数−電
圧変換回路４の変換ゲインを５０ｍＶ／ＫＨｚとして電
源５ａ、５ｂをｆｏすなわち４．３２１８ ＭＨｚの２
％と４％に対応した電圧４．３２Ｖと８．６４Ｖに設定
すると、ＰＬＬ１が疑似の同期周波数４．１９２１ＭＨ
ｚにロックされた時、周波数引算回路３は差周波数１２
９．７ＫＨｚを出力し、周波数−電圧変換回路４は６４
８ｖを出力する。この電圧はウィンドウコンパレータ６
によって２つの基準レベル４．３２Ｖと８．６４ Ｖに
比較されてその範囲にあることが検出され、ＰＬＬ１は
疑似同期していると判定される０ 第２図（、） 、 （ｂ）は前記周波数引算回路３を構
成する０７９２１７７２１回路およびその動作を説明す
るグラフである。これは０７９２１７７２１回路のＤ入
力信号ｆ。のレベル状態がクロック周波数信号ｆｃの立
上がり（立下がり）時点でのみＤフリップフロラプ回路
内部に読みこまれるという性質を利用して演算を行なう
もので、Ｄ入力。
ＣＫ大入力それぞれ電圧制御回路１ｃ、基準発振回路２
の出力端子を接続することによって周波数の引算が実行
される。第３図は周波数−電圧変換回路４の具体的構成
例で、入力信号のエツジでトリガされて定巾パルスを出
力するワンショットマルチバイブレータ４ａの出力パル
ス列を抵抗４ ｂ。
の出力端子を接続することによって周波数の引算が実行
される。第３図は周波数−電圧変換回路４の具体的構成
例で、入力信号のエツジでトリガされて定巾パルスを出
力するワンショットマルチバイブレータ４ａの出力パル
ス列を抵抗４ ｂ。
コンデンサ４Ｃで構成されるローパスフィルタで積分す
ることにより、入力信号のエツジの頻度に応じた、すな
わち入力周波数に比例した電圧を得ることが出来るもの
である。
ることにより、入力信号のエツジの頻度に応じた、すな
わち入力周波数に比例した電圧を得ることが出来るもの
である。
以上の説明は周波数を引算した結果を電圧に変換してＰ
ＬＬの疑似同期状態を検出するものであるが、周波数の
引き算をせず直接ＰＬＬの周波数を電圧に変換して基準
電圧（ＰＬＬの同期周波数に対応する電圧）と比較する
方法も考えられるが、この場合疑似同期周波数と同期周
波数の差が数チ以下と非常に小さく近接しており、ウィ
ンドウコンパレータの入力オフセット電圧のバラツキや
、その他の構成部品の温度特性や経時変化のため安定な
検出回路を構成することは出来ない。
ＬＬの疑似同期状態を検出するものであるが、周波数の
引き算をせず直接ＰＬＬの周波数を電圧に変換して基準
電圧（ＰＬＬの同期周波数に対応する電圧）と比較する
方法も考えられるが、この場合疑似同期周波数と同期周
波数の差が数チ以下と非常に小さく近接しており、ウィ
ンドウコンパレータの入力オフセット電圧のバラツキや
、その他の構成部品の温度特性や経時変化のため安定な
検出回路を構成することは出来ない。
発明の効果
以上の説明から明らかなように、本発明はコンパクトデ
ィスクプレーヤ等においてＥＦＭ入力信号を復調する時
に用いるＰＬＬが無音溝ノくターンの様に特殊なパター
ンからクロック信号を抽出しようとする場合、ＰＬＬが
本来同期すべき周波数より若干ずれて疑似的に同期して
しまってもだだちにその状態を検出することが出来るた
め、その検出出力によってすみやかに対策を行なわせる
ことが出来るというすぐれた特徴をもつものである。
ィスクプレーヤ等においてＥＦＭ入力信号を復調する時
に用いるＰＬＬが無音溝ノくターンの様に特殊なパター
ンからクロック信号を抽出しようとする場合、ＰＬＬが
本来同期すべき周波数より若干ずれて疑似的に同期して
しまってもだだちにその状態を検出することが出来るた
め、その検出出力によってすみやかに対策を行なわせる
ことが出来るというすぐれた特徴をもつものである。
第１図は本発明装置の一実施例を示すブロック図、第２
図（ａ） 、 （ｂ）は本発明に用いるＤフリップフロ
ップ回路の端子図とその入出力特性を示す図、第３図は
周波数−電圧変換回路の具体的構成例を示す図である。 １・・・・・ＰＬＬ、２・・・・・基準発振回路、３・
・・・・・周波数引算回路、４・・・−・周波数−電圧
変換回路、６・・−・ウィンドウコンパレータ、ｓａ、
ｓｂ・・−・・電源０
図（ａ） 、 （ｂ）は本発明に用いるＤフリップフロ
ップ回路の端子図とその入出力特性を示す図、第３図は
周波数−電圧変換回路の具体的構成例を示す図である。 １・・・・・ＰＬＬ、２・・・・・基準発振回路、３・
・・・・・周波数引算回路、４・・・−・周波数−電圧
変換回路、６・・−・ウィンドウコンパレータ、ｓａ、
ｓｂ・・−・・電源０
Claims (3)
- （１）入力情報に含まれたクロック信号を抽出する様に
構成された位相制御ループが正しく同期した時に出力す
る周波数信号と同一の周波数信号を発生する基準周波数
発生手段と、前記基準周波数発生手段の出力周波数と前
記位相制御ループの出力周波数の差を検出する周波数引
算手段と、前記周波数引算手段の出力周波数を電圧に変
換する周波数−電圧変換手段と、前記周波数−電圧変換
手段の出力信号を基準電圧と比較する比較手段を備えた
ことを特徴とする位相制御ループの疑似同期検出装置。 - （２）周波数引算手段をＤ７リツプフロツプ回路を用い
てデジタル的に演算させるようにしたことを特徴とする
特許請求の範囲第１項記載の位相制御ループの疑似同期
検出装置。 - （３）比較手段に２つのレベルの範囲を検出するウィン
ドウコンパレータを用いたことを特徴とする特許請求の
範囲第１項または第２項記載の位相制御ループの疑似同
期検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233860A JPS60125021A (ja) | 1983-12-12 | 1983-12-12 | 位相制御ル−プの疑似同期検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233860A JPS60125021A (ja) | 1983-12-12 | 1983-12-12 | 位相制御ル−プの疑似同期検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125021A true JPS60125021A (ja) | 1985-07-04 |
| JPH0557774B2 JPH0557774B2 (ja) | 1993-08-24 |
Family
ID=16961702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233860A Granted JPS60125021A (ja) | 1983-12-12 | 1983-12-12 | 位相制御ル−プの疑似同期検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125021A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199537A (ja) * | 1986-12-15 | 1988-08-18 | マイテル・コーポレーション | クロック信号同期装置 |
| US6332007B1 (en) * | 1997-12-12 | 2001-12-18 | Nec Corporation | Automatic frequency control in FSK receiver using voltage window deviation |
| WO2005060103A3 (en) * | 2003-12-12 | 2005-12-29 | Qualcomm Inc | A phase locked loop that sets gain automatically |
| US7825706B2 (en) | 2002-06-28 | 2010-11-02 | Qualcomm Incorporated | Phase locked loop that sets gain automatically |
| CN104584436A (zh) * | 2012-08-21 | 2015-04-29 | 阿尔卡特朗讯 | 用于产生系统时钟的系统及温度梯度检测系统 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839122A (ja) * | 1981-08-31 | 1983-03-07 | Fujitsu Ltd | 同期はずれ検出回路 |
-
1983
- 1983-12-12 JP JP58233860A patent/JPS60125021A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839122A (ja) * | 1981-08-31 | 1983-03-07 | Fujitsu Ltd | 同期はずれ検出回路 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63199537A (ja) * | 1986-12-15 | 1988-08-18 | マイテル・コーポレーション | クロック信号同期装置 |
| US6332007B1 (en) * | 1997-12-12 | 2001-12-18 | Nec Corporation | Automatic frequency control in FSK receiver using voltage window deviation |
| US7825706B2 (en) | 2002-06-28 | 2010-11-02 | Qualcomm Incorporated | Phase locked loop that sets gain automatically |
| WO2005060103A3 (en) * | 2003-12-12 | 2005-12-29 | Qualcomm Inc | A phase locked loop that sets gain automatically |
| EP1912333A1 (en) * | 2003-12-12 | 2008-04-16 | QUALCOMM Incorporated | A phase locked loop that sets gain automatically |
| CN104584436A (zh) * | 2012-08-21 | 2015-04-29 | 阿尔卡特朗讯 | 用于产生系统时钟的系统及温度梯度检测系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0557774B2 (ja) | 1993-08-24 |
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