JPS63199537A - クロック信号同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は通信システムに関し、より詳しくは、共通の
ディジタル式通信チャンネルを共合する１対の別々の通
信システムのクロック信号を同期さ仕る方法および装置
に関する。

〈従来の技術〉 ディジタル信号を交換し合う１対の通信システム（たと
えばＰＣＭボイスとデータ）の動作を同期させるために
は、この１対の通信システムのそれぞれの主クロツク回
路は位相においても周波数においても互いに同期させて
、ディジタル信号を完全に伝送する必要がある。これら
の通信システムが同期していない場合は、この間を伝送
されるＰＣＭ信号は、クロックの位相ずれによりビット
が時折抜は落ちる結果、歪みを含んでいるのが普通であ
る。そして、データ信号の伝送は通常ビット誤差を有す
るので、再伝送が必要となる。

ＰＣＭ信号の歪みは腹立たしいものではあるが許容でき
るものである。しかしながら、データの再伝送は重大な
問題であって、大規模な誤差検知修正回路を用いなけれ
ばならないばかりか、データ処理に多くの時間を消費し
、しかし情報の流れ率を低下させてしまう。

〈発明が解決しようとする問題点〉 従来の典型的システムは複雑な位相同期ループ（１）Ｌ
Ｌ）回路を用いて、局部のクロック信号を受信した遠隔
クロック信号と同期さけていた。この位相同期ループ回
路は、演算増幅器やコンデンサ等の部品を組み込んで、
ループフィルタ回路となすのが普通であった。こういっ
た個々の部品は通常、回路板の中でかなりの場所を占め
、温度変化によって引き起こされるドリフトや漂遊キャ
パシタンス等により低い許容性を示した。また、発振器
の位相調整のために位相修正信号を取り出すことができ
る非常に大きい位相誤差を蓄積ケるためには高価な低ド
リフトの発振器か必要であった。

このような高精度の発振器は又、大量の電力を消費し、
高価であった。

く問題点を解決するための手段〉 本発明によれば、位相差カウンタを用いて局部クロック
信号と受信した遠隔クロック信号との位相の誤差を検出
する。修正演算を行って、検出した位相誤差に比例した
修正信号を生成する。このようにして生成した修正信号
を局部クロック発振器の制御電圧入力端子に入力してこ
の信号の周波数を調整し、これによって位相誤差を小さ
くし最後には零にする。

本発明の好ましい実施例によれば、プログラム可能な装
置を用いて、複数の遠隔クロック信号源から１つを選択
し、選択したクロック信号を修正して、それに呼応して
、周波数分割された適切な遠隔クロック信号を生成する
。局部クロック信号らまたカウンタを介して周波数分割
される。そして、周Ｉ２１！数分割された局部および遠
隔のクロック信号をさらに別のカウンタに人力して上記
した位相誤差の信号を生成する。

マイクロプロセッサはテーブルルックアップを行うもの
で、生成された位相誤差信号を受信したとき適切なディ
ジタル修正信号を検索する。テーブルは、大きい位相誤
差であればあるほど大きい修正信号を、小さい誤差であ
ればあるほど小さい修正信号を生じるように、徐々に変
化しているのが望ましい。生成された修正信号をＤ／Ａ
コンバータに入力し、この信号に応じてアナログ制御電
圧信号を生成する。こうして生成されたアナログ信号は
、」二連しｆ二にうに、局部クロック発振器の制御電圧
入力端子に入力され、これで負帰還ループが完成される
。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明ずろ。

第１図において、電圧制御発振器１は局部クロック発振
器として作用し、電圧制御人力ＭＯＤを備えて、アナロ
グ制御電圧を受け取ってその周波数を制御する。上記発
振器１はおよそ１６メガヘルツ・デユーティサイクル５
０％の局部クロック信号Ｃ６１を生成して端子ＲＦ’ｏ
ｕｔから出力する。

上記信号Ｃ６１はディジタルカウンタ１１のクロック入
力端子に人力される。カウンタＩＩは通常は複数の基準
クロック信号を生成して、通信システムのための種々の
付加回路（図示せず）のタイミングを制御する。生成さ
れたクロック信号のうち、１つをＣｌ９５２とする。こ
れはほぼ５１２キロヘルツの位相増大信号である。

モノリシック・メモリーズ社（Ｍｏｎｏｌ　１ｔｈｉｃ
　Ｍｅｍｏｒｉｅｓ　Ｉ　ｎｃ、　）製のＰ　Ａ　Ｌ　
（米国登録商漂）プロダラム可能なアレー論理装置のよ
うなプログラム可能な論理装置１３は、遠隔クロック信
号の第１の信号源Ｎ５ＣＩに接続される第１の入力端子
と、遠隔クロック信号の別の信号源ＮＳＣ２に接続され
る第２の入力端子と、メイドフレームパルス信号ＭＦＰ
を生成するための通信システムのメイトブレーン（ｍａ
ｔｅ　ｐｌａｎｅ）に接続される第３の入力端子を備え
ている。このメイトプレーンは別に設けた制御装置（図
示せず）に接続している。ＰＡＬ装置１３は、所定の選
択信号５ＥＬＯとＳＥＬ　ｌに応じて、上記３つの入力
信号の中から１つを選択する。上記選択信号５ＥＬＯ，
５ＥＬＩは中央処理装置１９、たとえばモトローラ社（
ＭｏｔｏｒｏｌａＩｎｃ、）製のマイクロプロセッサＭ
　Ｃ６８０２０、からＰＡＬ装置１３の第４．第５入力
端子に入力されるものである。

中央処理装置１９は所定のデータ信号を生成して、デー
タバス１７に送り、このデータバス１７から制御レジス
タ１５ヘデータ信号を転送する。

この制御レジスタ１５の出力端子Ｑ４．Ｑ５からは上述
の選択信号５ＥＬＯ，５ＥＬ１をＰＡＬ装置！３に出力
すると共に、制御レジスタ１５の出力端子ＱＯ−Ｑ３．
Ｑ６．Ｑ７は付加的回路（図示Ｕ・ず）に接続されてい
る。

上記所定のデータ信号をデータバス１７から受け取ると
、上記制御レジスタ１５の出力Ｑ４．Ｑ５は４つの可能
性のある組み合わせのうちの１つを生成して、上記ＰＡ
Ｌ装置１３に送られる上記３つの入力クロック信号の１
つを選択するか、上記信号源のいずれをも選択しないよ
うにする。詳細に述べると、信号５ＥＬＯと信号ＳＥＬ
　１が両方とも低論理レベルにあるときは、信号源は取
り出されない（すなわち、同期は実行不可となって、局
部通信システムは局部クロック信号のみの制御のもとで
作動する）。５ＥＬＯ信号が高論理レベルで、ＳＥＬ　
Ｉ信号が低論理レベルにあるときはＭＦＰ信号源が選択
される。５ＥＬＯ信号が低論理レベルで、５ＥＬＩ信号
が高論理レベルにあるときは、Ｎ５ＣＩ信号源が選択さ
れる。ＳＥＥ、０信号とＳＥＬ　Ｉ信号の両方ともが高
論理レベルにあるときは、ＮＳＣ２信号源が取り出され
る。

ＰＡＬ装置１３に送られる各信号源はわずか８キロヘル
ツのパルス形態をとり得るクロック信号と、方形すなわ
ち可変デユーティサイクルを有する信号から構成されて
いる。上記信号源から選択された１つの信号源を受け取
ると、ＰＡＬ装置１３は人力信号の半分の周波数（即ち
４キロヘルツ）を有する方形波信号ＦＰＧＡＴＥを生成
する。

ＰＡＬ装置１３は、上記ＦＰＧＡＴＥ信号を生成するた
めに、次のコードに従ってプログラムされている。

＋　ＦＰＧＩ冑　ＦＰＧＡＴＥ ＰＡＬ装置１３から出力されたＦＰＧＡＴＥ信号はディ
ジタルカウンタ２１のクロック信号入力端子Ｃ２に入力
される。カウンタ２Ｉは６８Ｂ４０デイジタルカウンタ
のように３つの部分からなるカウンタであることが望ま
しく、２番目のカウンタの出力端子０２が３番目のカウ
ンタのイネーブル入力端子Ｇ３に接続される。上記２番
目のカウンタのイネーブル入力端子Ｇ２は接地され、ク
ロック信号入力端子Ｃ３はカウンタＩｆの出力端子に接
続されている。この出力端子からは前述の位相増大信号
Ｃｌ９５２が出力される。上記カウンタ２１の出力端子
Ｄｏ−Ｄ７はデータバス１７に接続され、制御入力端子
ＣＴＩ’ＬＬは制御バス２３に接続されている。この制
御バス２３はデコードされたアドレス信号や読み取り／
書き込み信号等を運び、こういった信号は公知の方法で
、マイクロプロセッサ１９のパラレル制御ボートの出力
端子から生成されたものである。カウンタ２！はマイク
ロプロセッサ１９が初期化のサブルーチンを実行するの
に応じて、ＤＯ−Ｄ７やＣＩ’　ＲＬ人力によって所定
の状態に戻される。

上記３部分からなるカウンタ２１の２番目のカウンタは
、ＰＡＬ装置１３から出力されたＦＰＧＡＴＥ信号の１
６００サイクルを受け取ると、出力端子０２に低論理レ
ベルの出力信号を生成する。

それに応えて、３番目のカウンタは、０２出力信号が半
サイクル分送られる間に受け取ったＣｌ９５２位相増大
クロック信号のサイクル数を計測できる状態になる。し
たがって、上記３部分からなるカウンタ２１の２番目の
カウンタは４キロヘルツの信号を受信し、それに応えて
、およそ８００ミリ秒の長さの方形波信号を出力端子０
２から出力する。この８００ミリ秒の信号は上記カウン
タ２１の３番目のカウンタのためのイネーブル入力端子
Ｇ３に送られ、上記カウンタは順次Ｃ１９５２クロプク
信号のサイクルをカウントする。この３番目のカウンタ
は入力Ｇ３が低論理レベルになると常にイニシャルされ
る。したがって、上記３番目のカウンタは、８００ミリ
秒のイネーブル信号が低論理レベルにある間（つまり、
各４００ミリ秒Ｉ？ｊ］）、Ｃｌ９５２クロツク信号の
所定のサイクル数を累算する。

上記カウンタ２１の３番目のカウンタがカウントを終了
したかどうかを判別するために、マイクロプロセッサ１
９は、略１００ミリ秒毎に２番目のカウンタと連動する
状態レジスタの値を読み取る。そのとき、３番目のカウ
ンタのデータレジスタは、略２マイクロ秒の時間枠の中
で２度、端子１）　Ｏ−Ｄ　７とデータバス１７を介し
てマイクロプロセッサ！９に転送されて読み取られる。

マイクロプロセッサ１９が読み取った２つの値が同じで
ない場合は、３番目のカウンタは続けてｃ！９５２クロ
ック信号のサイクル数をカウントする。マイクロプロセ
ッサが読み取った２つの値が同じ場合は、読み取り値は
、遠隔クロック信号と局部クロック信号との位相差の測
定値に対応する。この読み取り値はカウント値として示
される。

カウント値は、上記マイクロプロセッサに協働する短時
間用累算器レジスタの中で、連続して（つまり１００ミ
リ秒毎に）累算、つまり合計される。

この手順は略１２．８秒が経過するまで繰り返される。

そして、その時点で、長時間用累算器に記憶された値が
、この短時間用累算器に記憶された累算位相誤差すなわ
ちカウント値に加えられ、その合計が上記長時間用累算
器に格納される。長時間用累算器に記憶された値をＬＴ
Ａと呼ぶ。

マイクロプロセッサ１９は上記長時間用累算器の中の抽
出位相誤差を表す値を調べ、その値が所定の範囲外にあ
るときは、同期引き込み演算を実行して、局部クロック
信号と遠隔クロック信号間の位相ロックをとる。

同期引き込み演算によって位相をロックするために必要
なサンプルサイクルの数が決定される。

１２ピツトのディジタル修正値はマイクロプロセッサ１
９によって計算される。この修正値は「周波数制御語Ｊ
（ＦＣＷ）と呼ばれ、周波数制御語（ＦＣＷ）はＦＣＷ
＋（ＬＴＡｘ　Ｉ　２５）／Ｉ　Ｇに等しい。

上記ＦＣＷ値は局部発振器１の周波数を調整するディジ
タル／アナ〔ｌグコンバータ（以下ＤＡＣと言う。）２
５の人力１３＋−Ｂ１２ｉζ人力されて切期の位相同期
を引き込ませる。

標帛トラッキング演算は、長時間用累算器の値（Ｌ’ｒ
Ａ）が上記所定範囲内にある場合、あるいは同期引き込
み演算が略６４秒間実行された場合のみに実行される。

これは、つまりマイクロプロセッサＩ９が位相ロックは
すでに完了したと見なした場合である。

上記同期引き込み演算とは異なり、トラッキング演算は
周波数制御語（ＦＣＷ）に加算するオフセット値を、局
部クロック信号の周波数に精確に同調させて、計算ずろ
。

詳述すると、積分値（Ｉ　Ｓ）としてあられされる変数
は、マイクロプロセッサ１９に協働する別のデータレジ
スタにおいて累算される。ここで、■５−ＩＳ＋（ＬＴ
Ａｘ２５６）である。Ｉｓが所定の最大値よりも大きい
とき、周波数制御語ＦＣＷはＤＡＣ２５に書き込まれる
制御語の最大値（１６進法のＦ’ＦＦ）に等しくされる
。Ｉｓが所定の最小値よりも小さいときは、周波数制御
語ＦＣ〜Ｖは１６進法のＯである最小ＤＡＣ値に等しく
され別の方法としては、周波数制御語ＦＣＷの値は次の
ようにしてマイク、ロプロセッサ１９により求められる
。

ＤＡＣ２５に与えることのできる値のうちの最大のもの
よりも周波数制御語ＦＣＷが大きい場合、周波数制御語
は１６進法のＦＦＦとなる最大ＤＡＣ値をとり、周波数
制御語が、ＤＡＣ２５に与えることのできる値のうちの
最小のものより小さい場合は、周波数制御語は１６進法
の０の値をとる。

生成された１２ビツトの修正信号はデータバス１７を通
って１２ビツトのＤＡＣ２５の端子Ｂ１−Ｂ１２に送ら
れ、長時間用累算器の内容（ＬＴＡ）はクリアされる。

ＤＡＣ２５は制御入力端子ＣＴＲＬを有している。この
入力端子ＣＴＲＬは制御バス２３に、よく知られたやり
方で接続されている。Ｄ／Ａコンバータ２５のアナログ
電圧出力Ｖｏｕｔは発振器！の制御電圧入力ＭＯＤに接
続して、検出された位相誤差に応じて、それの周波数を
制御する。

上記周波数制御語ＦＣＷを１２．８秒毎に調べるために
さらに別のサブルーチンが実行される。

このサブルーチンによれば、周波数制御語の最大および
最小の制御範囲を更新して、周波数制御語がいつも適度
の限界内にあるようにしている。

局部発振器ｌが主発振器として用いられて、いかなる外
部信号源にも同期さ仕る必要がない場合に、同期処理は
マスクし得る。

上記カウンタ２にの３番目のカウンタが連続して行う読
み取りに、上記所定の範囲外にある位相誤差が生じた場
合、大きな位相変化が検出されて、マイクロプロセッサ
１９の内部フラグが設定され、１つあるいはそれ以上の
所定の１チエツク障害」サブルーチンや「分類障害」サ
ブルーチンが実行される。これは、上記大きい位相変化
が検出されたときより後に位相を連続して１０回読み取
る間、カウンタ２１の３番目のカウンタの３番目から５
番目の読み取りをスキャンするためである。

このような大きな位相変化は、たとえば、遠隔クロック
信号引込線上の１個のヒツトの結果であったり、あるい
は、単なる位相ずれの結果であったり、あるいはまた、
不安定な同期経過の結果であったりする。

「最後の安定位相」と呼ばれる別の変数は、演算によっ
て大きい位相変化を検出したときに、マイクロプロセッ
サ１９によって使用される。この場合、「最後の安定位
相」は大きい位相変化に先だって記録される。これは単
発のヒツト障害を検出するためである。また、「不安定
位相」と呼ばれる変数が、位相誤差読み取りを記録する
ために保持されている。この位相誤差読み取りによって
インターフェースは大きい位相変化があったことを検知
するのである。

範囲外の位相を読み取った場合、不安定な位相誤差が検
出されたとみなされる。上記「チェック障害」サブルー
チンや「分類障害」サブルーチンによれば、位相誤差は
現在の位相誤差と「最後の安定位相」変数まｊコは「不
安定位相」変数の値との差の絶対値を決定することによ
って求めて、修正演算または同期引き込み演算を実行す
るよう主制御装置（図示仕ず）にメツセージを送る。

また、マイクロプロセッサ１９は、同期を可能にする、
同期を不可能にする、状態内容の存在や制御範囲の報告
を要求する等のメツセージが上記主制御装置から入って
くるのをモニタする。

遠隔信号源が抜は落ちたり、雑音が入ったりする場合は
、位相誤差は平均すると１２．８秒以上になり、マイク
ロプロセッサ１９は維持サブルーチンを実行して遠隔信
号源をモニタする。たとえば、遠隔信号源Ｎ５ＣＩ、Ｎ
ＳＣ２は、４つまでの考えられるネットワーク源を送る
２本の本線７１’１を用いることができるようにＴ　Ｉ
レンーバを備えたディジタル式サービスユニットカード
であるかもしれない。接続された本線（たとえばＮ５Ｃ
Ｉ）が雑音を含んでいたり、完全に抜は落ちている場合
は、マイクロプロセッサ１９はＰＡＬ装置Ｉ３によって
別の信号源（ＮＳＣ２）に制御を切り替える。

新たな同期源が選択された場合には、あるいは同期源が
抜は落ちた場合には、最初のタイミング期間中の位相カ
ウントは多分誤差を含んでいるが、次のタイミング期間
中に修正されるであろう。

以上のことをまとめると、ＰＡＬ装置１３のようなプロ
グラム可能な論理装置を介して受信し、そして修正した
遠隔クロック信号に、局部電圧制御発振器クロック信号
を同期させるために、位相累算カウンタを用いる。この
カウンタはマイクロプロセッサのソフトウェアと協働し
て、カウンタ値を生成、すなわちマイクロプロセッサの
演算に使用する位相の読み取り値を生成し、上記電圧制
御発振器をＡ／Ｄコンバータを介して調整するのである
。したがって、クロック信号は周波数が同期したもので
、その後は位相が同期したものであって、従来のように
複雑なアナログ回路を必要としない。

本発明を理解する者は他の実施例や変形例を考えてもよ
い。たとえば、ここに記載されたシステムは通信システ
ムのみに限定しているが、その原理はデータサブスクラ
イバ−セットを通信システムに同期させることに応用し
てもよいし、複数のデータサブスクライバ−セットを互
いに同期させることに応用してもよい。また、局部で発
生した種々のクロック信号のそれぞれを、それに続く遠
隔で発生したクロック信号に同期させることによって、
多くのシステムを一緒に同期させてもよい。

さらに、上記ＰＡＬ装置１３は標準論理回路やプログラ
ム可能な論理列と取り替えて、可変デユーティサイクル
を持つ人力信号を５０％デユーティサイクルで２分の１
周波数の信号に変換してもよい。

このようなすべての実施例や変形例は上記特許請求の範
囲に記載された本発明の範囲内にあると思われる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図で、１対のクロック
信号を同期するための概略回路図である。 ！・・・電圧制御発振器、　　　１１・・・カウンタ、
１３・・・ＰＡＬ装置、　　　　　１７・・・データバ
ス、１９・・・マイクロプロセッサ、２１・・・カウン
タ、２３・・・コントロールバス、 ２５・・・ディジタル／アナログコンバータ。

Claims (13)

【特許請求の範囲】
1. （１）位相増大信号の所定の数のサイクルを局部クロッ
   ク信号の各サイクルの間に生成すべく局部クロック信号
   の周波数の倍数である周波数を有する位相増大信号を生
   成する位相増大信号生成手段と、 上記位相増大信号と遠隔クロック信号を受信して、上記
   遠隔クロック信号の受信された各サイクルの間に受信さ
   れる上記位相増大信号のサイクル数に対応するカウント
   値を発生する手段と、上記カウント値を受け取って、こ
   のカウント値が位相増大信号の所定サイクル数よりも大
   きい場合は上記局部クロック信号の周波数を減らす一方
   、上記カウント値が上記サイクルの所定数よりも小さい
   場合は上記局部クロック信号の周波数を増すことによっ
   て、上記局部クロック信号を上記遠隔クロック信号に位
   相と周波数の両方において同期させる手段とを備えたこ
   とを特徴とする局部クロック信号と遠隔クロック信号を
   同期させるクロック信号同期装置。
2. （２）さらに、外部発信源から複数のクロック信号を受
   信すると、それに応答して、これら複数のクロック信号
   のうちの予め選択された１つから引き出される上記遠隔
   クロック信号を生成するプログラム可能な論理装置を備
   えた特許請求の範囲第１項に記載の装置。
3. （３）上記位相増大信号生成手段は主発振器信号を生成
   する主発振器と、上記主発振器信号を受信してこの信号
   の周波数を分割すると共に、これに応じて上記位相増大
   信号を生成するディジタルカウンタからなる特許請求の
   範囲第２項に記載の装置。
4. （４）上記位相増大信号と遠隔クロック信号を受信する
   と共に、上記カウント値を発生する上記手段は別のディ
   ジタルカウンタからなる特許請求の範囲第１項ないし第
   ３項のいずれかに記載の装置。
5. （５）上記カウント値を受け取る手段は、上記カウント
   値を所定の許容範囲にある記憶値と比較して、ディジタ
   ル修正信号を生成するマイクロプロセッサと、上記ディ
   ジタル修正信号を受けて、アナログ制御電圧信号を生成
   するディジタル／アナログコンバータと、上記制御電圧
   信号を受けて、この制御電圧信号の大きさに比例した周
   波数を有する上記主発振器信号を生成する電圧制御発振
   器からなる特許請求の範囲第２項または第３項に記載の
   装置。
6. （６）複数の遠隔クロック信号源から所定の遠隔クロッ
   ク信号を受信選択し、これに応答して、周波数が分割さ
   れたクロック信号を上記所定の遠隔クロック信号から引
   き出して生成する受信選択手段と、 主発振器信号を生成する電圧制御主発振器手段と、 上記主発振器信号を受信して周波数が分割された位相増
   大信号を生成する手段と、 上記周波数が分割されたクロック信号と位相増大信号を
   受信して上記周波数が分割されたクロック信号の受信さ
   れた各サイクルの間に受信される上記位相増大信号のサ
   イクル数に対応するカウント値を発生する手段と、 上記カウント値を受け取り、それに応えて、所定のディ
   ジタル修正値を生成する手段と、 上記ディジタル修正値を受け取り、それに応えて、上記
   主発振器信号の周波数を制御するために上記電圧制御主
   発振器手段の制御入力端子に入力するアナログ制御電圧
   信号を生成して、上記主発振器信号を上記所定の遠隔ク
   ロック信号に同期させる手段とを備えたことを特徴とす
   る１対のクロック信号を同期させるためのクロック信号
   同期装置。
7. （７）上記受信選択手段はプログラム可能な論理装置か
   らなる特許請求の範囲第６項に記載の装置。
8. （８）上記プログラム可能な論理装置はＰＡＬ装置から
   なる特許請求の範囲第７項に記載の装置。
9. （９）上記主発振器信号を受信して周波数が分割された
   位相増大信号を生成する手段はディジタルカウンタ回路
   からなる特許請求の範囲第６項ないし第８項のいずれか
   に記載の装置。
10. （１０）上記周波数が分割されたクロック信号と位相増
    大信号を受信する手段は、上記周波数が分割されたクロ
    ック信号によって実行可能にされると、上記位相増大信
    号のサイクル数を数えるディジタルカウンタからなる特
    許請求の範囲第６項ないし第８項のいずれかに記載の装
    置。
11. （１１）上記カウント値を受け取ってディジタル修正値
    を生成する手段は、マイクロプロセッサからなり、上記
    マイクロプロセッサは上記カウント値が所定の範囲内に
    あるかどうかを検出するトラッキング演算を行って、上
    記カウント値が上記所定の範囲内にあるときは、上記カ
    ウント値に基づいて同期を維持するために上記修正値を
    計算し、上記カウント値が上記所定の範囲内にないとき
    は、上記遠隔クロック信号と局部クロック信号との間の
    位相固定をやり直すために同期引き込み演算を行なうよ
    うになっている特許請求の範囲第６項に記載の装置。
12. （１２）上記ディジタル修正値を受け取ってアナログ制
    御電圧信号を生成する手段はディジタル／アナログコン
    バータからなる特許請求の範囲第６項ないし第８項のい
    ずれかに記載の装置。
13. （１３）上記ディジタル修正値はＦＣＷであらわされ、
    次の式によって求められる特許請求の範囲第１１項に記
    載の装置。 ＦＣＷ＝｛ＩＳ＋［ＩＳ＋（ＬＴＡ×２５６）］＋（Ｌ
    ＴＡ×２５６×５１２）｝／６５５３６ここで、ＬＴＡ
    ：略１２．８秒にわたって計算された上記位相増大信号
    の上記サイク ル数のカウント合計、 ＩＳ：ＩＳ＝ＩＳ＋ＬＴＡ×２５６である。