DE3740795A1 - Schaltungsanordnung zur synchronisation zweier taktsignale - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Syn­ chronisation zweier Taktsignale nach dem Oberbegriff des Anspruches 1.

Bei zwei voneinander entfernten Nachrichtensystemen, die über einen gemeinsamen digitalen Nachrichtenkanal mitein­ ander verbunden sind, ist es von entscheidender Bedeutung, daß die in den beiden Systemen auftretenden Taktsignale synchron zueinander verlaufen. Um die Synchronisation zweier Nachrichtensysteme, welche digitale Signale austauschen, durchzuführen, sind bei den Systemen Haupttaktschaltungen vorgesehen, welche sowohl nach Phase als auch nach Fre­ quenz miteinander zu synchronisieren sind, damit die In­ tegrität der digitalen Signalübermittlung gesichert ist.

Treten die Taktsignale bei den Systemen nicht synchron auf, dann wird die digitale Signalübermittlung gestört, wobei als Ergebnis ein gelegentlicher Bitschlupf auftritt, wenn die Taktsignale außer Phase sind und wobei bei der Datensignalübermittlung Bitfehler auftreten, die eine Rück­ übertragung zum sendenden System erforderlich machen.

Während Fehler bei impulscodemodulierten Signalen meist irritieren, jedoch tolerabel sind, ergeben sich bei der erforderlichen Datenrückübermittlung ernste Probleme, welche die Verwendung von Fehlersuch- und Korrekturschaltungen erforderlich machen und welche außerdem beträchtliche Pro­ zessorzeit benötigen und die Anzahl der übertragenen In­ formationen vermindern.

Bei einer typischen Synchronisationsschaltung wird eine komplizierte phasenverriegelte Schleife verwendet, um das Taktsignal des eigenen Systems mit einem empfangenen Takt­ signal des entfernten Systems zu synchronisieren. Die phasen­ verriegelte Schleife umfaßt eine Reihe von Bauteilen, wie beispielsweise Operationsverstärker und Kondensatoren zur Bildung von Schleifenfilterschaltungen. Diese Bauteile benötigen große Schaltungsflächen, müssen eng toleriert sein sowie unempfindlich gegenüber Temperatureinflüssen und Streukapazitäten. Außerdem werden teuere, einen geringen Drift aufweisende Oszillatoren benötigt, um Phasenfehler erkennen zu können, damit ein Phasenkorrektursignal erzeugt werden kann, das zur Einstellung der Phase des Oszillators dient. Diese Oszillatoren hoher Genauigkeit sind nicht nur teuer, sondern weisen auch einen hohen Stromverbrauch auf.

Es besteht die Aufgabe, die Schaltungsanordnung so auszu­ bilden, daß sie mit handelsüblichen Bauteilen eine wirk­ same Synchronisation durchführt.

Gelöst wird diese Aufgabe mit den kennzeichnenden Merkmalen des Anspruches 1. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.

Zur Erfassung eines Phasenfehlers zwischen dem eigenen Taktsignal und dem Taktsignal eines entfernten Systems wird ein Phasendifferenzzähler verwendet. Zur Erzeugung eines Korrektursignals, das proportional dem erfaßten Phasen­ fehler ist, wird ein Korrekturalgorithmus ausgeführt. Das erzeugte Korrektursignal wird einem Steuerspannungseingang des eigenen Taktsignaloszillators zugeführt, dessen Fre­ quenz hierdurch eingestellt wird, so daß der Phasenfehler gegen Null reduziert wird.

Bevorzugt wird eine programmierbare Schaltung dazu ver­ wendet, aus mehreren entfernten Taktsignalerzeugern einen davon auszuwählen, das ausgewählte Taktsignal zu modi­ fizieren und in Abhängigkeit davon ein geeignetes frequenz­ unterteiltes entferntes Taktsignal zu erzeugen. Das eigene Taktsignal wird über einen Zähler ebenfalls frequenzmäßig unterteilt, worauf sodann das eigene und das entfernte jeweils frequenzunterteilte Signal einem weiteren Zähler zugeführt werden, der das vorerwähnte Phasenfehlersignal erzeugt.

Durch einen Mikroprozessor wird in einer Tabelle in Ab­ hängigkeit des erzeugten Phasenfehlersignals ein geeignetes digitales Korrektursignal abgelesen. Die Tabelle ist be­ vorzugt so aufgebaut, daß ein großes Phasenfehlersignal ein großes Korrektursignal ergibt, während ein kleines Phasenfehlersignal zu einem proportional kleineren Korrektur­ signal führt. Das erzeugte Korrektursignal wird einem Digital- Analogkonverter zugeführt, der in Abhängigkeit dieses Sig­ nals ein analoges Steuerspannungssignal erzeugt. Dieses Analogsignal wird sodann dem Steuerspannungseingang des eigenen Taktoszillators zugeführt, womit die Rückkopplungs­ schleife geschlossen ist.

Ein Ausführungsbeispiel wird nachfolgend anhand der Zeich­ nung näher erläutert, welche ein Blockschaltbild einer Schaltungsanordnung zur Synchronisation zweier Taktsignale darstellt.

Ein spannungsgesteuerter Oszillator 1 dient zur Erzeugung der Taktsignale des eigenen Systems und weist einen Span­ nungssteuereingang MOD auf, dem eine analoge Steuerspannung zugeführt wird, womit die Frequenz des Oszillators einge­ stellt wird. Der Oszillator 1 erzeugt ein Taktsignal für das eigene System von etwa 16 MHz, welches am Anschluß RFOUT auftritt. Dieses eigene Taktsignal ist mit C 61 be­ zeichnet.

Das C 61 Signal wird dem Takteingang eines Digitalzählers 11 zugeführt. Der Zähler 11 erzeugt mehrere Bezugstakt­ signale, die dazu dienen, die verschiedenen zusätzlichen Schaltungen des eigenen Nachrichtensystems zeitlich zu steuern. Eines der vom Zähler erzeugten Taktsignale ist mit C 1952 bezeichnet und stellt ein Phaseninkrementsignal von etwa 512 KHz dar.

Ein programmierbarer logischer Baustein 13 weist einen ersten Eingang auf, der mit einem ersten Taktgenerator eines anderen Nachrichtensystems verbunden ist, welcher Taktsignale NSC 1 erzeugt. Ein zweiter Eingang ist mit einem weiteren Taktgenerator des anderen Systems verbunden, welcher Taktsignale NSC 2 erzeugt. Ein dritter Eingang ist verbunden mit einem Generator des Nachrichtensystems, der ein Rahmen­ impulssignal erzeugt. Der letztgenannte Generator ist verbunden mit einer nichtdargestellten redundanten Steuer­ schaltung. Der logische Baustein 13 wählt in Abhängigkeit von Auswahlsignalen SEL 0 und SEL 1, die vierten und fünften Eingängen zugeführt werden, eines der drei Eingangssignale aus, wobei die Auswahlsignale von einem zentralen Steuer­ prozessor 19 bestimmt werden.

Der Prozessor 19 erzeugt bestimmte Datensignale, die einem Datenbus 17 und von dort einem Steuerregister 15 zugeführt werden. In Abhängigkeit dieser zugeführten Datensignale treten an den dortigen Ausgängen Q 4 und Q 5 die vorerwähnten Auswahlsignale SEL 0 und SEL 1 auf, welche von dort dem Baustein 13 zugeführt werden. Die Ausgänge Q 0 bis Q 3 und Q 6 sowie Q 7 des Registers 15 sind mit weiteren nicht darge­ stellen Schaltungen verbunden.

In Abhängigkeit der vom Datenbus 17 empfangenen Datensi­ gnale treten an den Ausgängen Q 4 und Q 5 des Steuerregisters 15 eine von vier möglichen Kombinationen zur Auswahl einer der drei Eingangstaktsignale beim logischen Baustein 13 auf, wobei die vierte Kombination bedeutet, daß keines der drei Taktsignale angewählt wird. Weisen beispielsweise die Signale SEL 0 und SEL 1 jeweils den Wert L auf, dann ist keines der Taktsignale ausgewählt. Dies bedeutet, daß keine Synchronisation durchgeführt wird und das eigene Nachrichtensystem ausschließlich durch die eigenen Takt­ signale gesteuert wird. Weist das Signal SEL 0 den Wert H und das Signal SEL 1 den Wert L auf, dann wird das Takt­ signal ausgewählt. Falls das Signal SEL 0 den Wert L und das Signal SEL 1 den Wert H aufweist, dann ist das Taktsignal NSC 1 ausgewählt. Weisen beide Auswahlsignale SEL 0 und SEL 1 den Wert H auf, bedeutet dies die Anwahl des Taktsignales NSC 2.

Jeder der am logischen Baustein 13 anliegenden Signalgene­ ratoren erzeugt ein nominelles 8 KHz Taktsignal, welches die Form eines Impulses, eines Rechteck- oder Sinussignals aufweisen kann. In Abhängigkeit des empfangenen und ausge­ wählten Taktsignalgenerators des anderen Systems erzeugt der logische Baustein 13 ein Rechtecksignal mit der halben Eingangssignalfrequenz, also mit 4 KHz, das mit FPGATE bezeichnet ist.

Der logische Baustein 13 ist zur Erzeugung des FPGATE Signals mit folgendem Code programmiert:

IF(/PUP) FPGATE = /SEL 1*SEL 0*FPG 1*/MFP; Rahmenimpuls
+/SEL 1*SEL 0*FPGATE *MFP
+SEL 1*/SEL 0*/FPG1*/NSC 1; Taktgen. 1
+SEL 1*/SEL 0*FPGATE *NSC 1
+SEL 1*SEL 0*/FGP 1*/NSC 2; Taktgen. 2
+SEL 1*SEL 0*FPGATE *NSC 2
+FPGATE */FPG 1
IF(/PUP) FPG 1=/SEL 1*SEL 0*MFP *FPGATE; Rahmenimpuls
+SEL 1*SEL 0*FPG 1*/MFG
+SEL 1*/SEL 0*NSC 1*FPGATE; Taktgen. 1
+SEL 1*/SEL 0*FPG 1*/NSC 1
+SEL 1*SEL 0*NSC 2*FPGATE; Taktgen. 2
+SEL 1*SEL 0*FPG 1*/NSC 2
+FPG 1*FPGATE

Das FPGATE Signal des Bausteins 13 wird dem Takteingang C 2 eines weiteren Digitalzählers 21 zugeführt. Der Zähler 21 weist bevorzugt 3 Zählerteile auf, wie dies beispiels­ weise beim Digitalzähler 68 B 40 der Fall ist. Hierbei ist ein Ausgang des zweiten Zählers O 2 verbunden mit einem Einschalteingang G 3 des dritten Zählers. Der Einschaltein­ gang des zweiten Zählers G 2 liegt an Masse. Der Takteingang C 3 ist verbunden mit dem Ausgang des Zählers 11, an welchem das vorerwähnte Phaseninkrementsignal C 1952 auftritt. Die Ausgänge D 0 bis D 7 des Zählers 21 sind mit dem Datenbus 17 verbunden und ein Steuereingang CTRL ist verbunden mit einem Steuerbus 23, in welchem dekodierte Adressensignale, wie beispielsweise READ/WRITE-Signale auftreten. Diese werden in bekannter Weise vom Mikroprozessor 19 erzeugt und treten an dessen Parallelausgang CTRL auf. Der Zähler 21 wird auf einen vorbestimmten Zustand über die D 0 bis D 7- und den CTRL-Eingang durch den Mikroprozessor 19 zurück­ gestellt, wenn dieser eine Startroutine ausführt.

Der zweite Zähler des aus drei Zählerteilen bestehenden Zählers 21 erzeugt am Ausgang O 2 ein Ausgangssignal mit dem Wert L, wenn er 1600 Zyklen des FPGATE Signals vom logischen Baustein 13 empfängt. Durch dieses Ausgangssignal mit dem Wert L wird der dritte Zähler einge­ schaltet und zählt die Phaseninkrementtaktzyklen des Signals C 1952, welche während eines einzigen Halbzykluses des O 2- Signals auftreten. Demgemäß empfängt der zweite Zähler des aus drei Zählerteilen bestehenden Zählers 21 des FPGATE Signal von 4 KHz und erzeugt in Abhängigkeit davon ein Rechtecksignal von näherungsweise 800 msec an seinem Ausgang O 2. Dieses 800 msec-Signal wird dem Einschalteingang G 3 des dritten Teils des Zählers zugeführt, der seinerseits die Taktsignalzyklen des Signals C 1952 zählt. Der dritte Zähler wird stets eingeschaltet, wenn an seinem Eingang G 3 ein Signal mit dem Wert L anliegt. Demgemäß akkumuliert der dritte Zähler eine bestimmte Anzahl von Taktzyklen des Signals C 1952 während des Signalteils mit dem Wert L des 800 msec dauernden Einschaltsignals, d. h. jeweils über 400 msec.

Um zu bestimmen, ob der dritte Zähler des dreiteiligen Zählers 21 seine Zählung beendet hat, liest der Mikroprozessor 19 etwa alle 100 msec den Wert eines Statusregisters ab, welches dem zweiten Zähler zugeordnet ist. Das Datenregister des dritten Zählers wird sodann durch den Mikroprozessor 19 innerhalb eines Zeitrahmens von etwa 2 Mikrosekunden zweimal abgelesen, was über die Anschlüsse D 0 bis D 7 und den Datenbus 17 erfolgt. Sind hierbei zwei von dem Mikro­ prozessor 19 abgelesene Werte nicht zueinander gleich, dann zählt der dritte Zähler weiterhin die Zyklen des C 1952- Taktsignals. Sind jedoch bei zwei aufeinanderfolgenden Abtastungen die Werte die gleichen, dann entspricht der abgelesene Wert einem Maß für die Phasendifferenz zwischen den eigenen Taktsignalen und den Taktsignalen des anderen Nachrichtensystems, wobei der abgelesene Wert als Zählwert bezeichnet wird.

Der augenblickliche Zählwert wird aufeinanderfolgend, d. h. jede 100 msec akkumuliert oder summiert in einem Kurzzeit­ speicherregister, das dem Mikroprozessor zugeordnet ist.

Dieses Verfahren wird wiederholt, bis etwa 12,8 Sekunden verstrichen sind. Zu diesem Zeitpunkt wird der im Kurzzeit­ register gespeicherte akkumulierte Phasenfehler oder Zähl­ wert hinzuaddiert zu einem in einem Langzeitspeicher ge­ speicherten Wert, wobei die Summe in diesem Langzeitspeicher gespeichert wird. Der im Langzeitspeicher gespeicherte Wert trägt die Bezeichnung LTA.

Der Mikroprozessor 19 überprüft sodann den Wert der im Langzeitspeicher gesammelten Phasenfehler. Falls dieser Wert außerhalb eines vorgegebenen Bereichs liegt, wird ein Algorithmus ausgeführt, um die Phasenverriegelung zwischen den eigenen und den Taktsignalen des anderen Systems wiederherzustellen, was als Akquisitionsalgorithmus bezeichnet wird.

Dieser Akquisitionsalgorithmus bestimmt die Anzahl der Zähl- bzw. Abtastzyklen, die erforderlich sind, um die Gleichphasigkeit, d. h. Phasenverriegelung zu bewirken. Zu diesem Zweck wird durch den Mikroprozessor 19 ein digitaler Korrekturwert von 12 Bits errechnet, der als Frequenzsteuer­ wort (FCW) bezeichnet wird, wobei FCW gleich FCW + (LTA × 125)/16 ist. Dieser FCW Wert wird dann den Eingängen B 1 bis B 12 von DAC 25 zugeführt, um die Frequenz des eigenen Oszillators 1 zu justieren, um die ursprüngliche Phasenübereinstimmung wiederzuerhalten.

Der Standardnachführalgorithmus wird nur ausgeführt, wenn der im Langzeitspeicher gespeicherte Wert (LTA) innerhalb des vorerwähnten vorgegebenen Bereichs liegt, oder falls der Akquisitionsalgorithmus für etwa 64 Sekunden ausgeführt wurde, wobei der Mikroprozessor 19 festlegt, daß eine Phasen­ verriegelung besteht.

Anders als beim Akquisitionsalgorithmus errechnet der Nach­ führalgorithmus einen Offsetwert, der dem Frequenzsteuer­ wort FCW hinzuzuaddieren ist, um eine Feinabstimmung der eigenen Taktsignalfrequenz zu bewirken.

Im Speziellen wird eine Variable, bezeichnet als integrierte Summe IS, in einem weiteren Datenregister akkumuliert, das dem Mikroprozessor 19 zugeordnet ist, wobei IS = IS + (LTA × 256) ist. Falls IS größer ist als ein bestimmter Maximalwert, dann wird das Frequenzsteuerwort FCW gleich gemacht dem Maximalwert (FFF hexadezimal) des Steuerworts, das in DAC 25 eingegeben wurde. Falls IS geringer ist als der vorge­ nannte Maximalwert, dann wird das Frequenzsteuerwort FCW gleichgemacht einem unteren DAC-Wert von 0 hexadezimal.

Andererseits wird der Wert des Frequenzsteuerwortes FCW durch den Mikroprozessor 19 wie folgt errechnet

Falls das Frequenzsteuerwort FCW größer ist als der Maxi­ malwert, der an DAC 25 angelegt werden kann, dann nimmt das Frequenzsteuerwort den maximalen DAC-Wert von FFF hex an. Falls das Frequenzsteuerwort FCW kleiner ist als der minimale Wert, der DAC 25 zugeführt werden kann, dann nimmt das Frequenzsteuerwort den Wert von Null an.

Das erzeugte 12 Bit-Korrektursignal wird, wie schon vorer­ wähnt, über den Datenbus 17 den Anschlüssen B 1 bis B 12 des 12 Bit-Digital-Analogkonverters DAC 25 zugeführt. Hier­ bei wird der Inhalt des Langzeitspeichers (LTA) gelöscht. Der Konverter 25 weist einen Steuereingang CTRL auf, der in bekannter Weise mit dem Steuerbus 23 verbunden ist. Ein Analogspannungsausgang VOUT des Konverters 25 ist ver­ bunden mit dem Steuerspannungseingang MOD des Oszillators 1 zur Einstellung von dessen Frequenz in Abhängigkeit des ermittelten Phasenfehlers.

Eine weitere Routine wird ausgeführt zur Überprüfung des Frequenzsteuerwortes FCW alle 12,8 Sekunden. Ein maximaler und ein minimaler Steuerbereich für das Frequenzsteuerwort wird gemäß dieser Routine jeweils auf den neuesten Stand gebracht, um das Frequenzsteuerwort innerhalb vernünftiger Grenzen zu halten.

Der Synchronisationsvorgang kann ausgeschaltet werden, falls der eigene Oszillator 1 als Hauptoszillator verwendet wird, der keine Synchronisation zu äußeren Taktsignalen benötigt.

Falls aufeinanderfolgende Ablesungen des dritten Zählers des dreiteiligen Zählers 21 einen Phasenfehler ergeben, welcher außerhalb des vorerwähnten Bereichs liegt, dann wird hierdurch eine massive Phasenveränderung erfaßt und vom Mikroprozessor 19 ein Warnsignal erzeugt, wodurch die Prüfroutinen "Ermittle Fehler" und "Klassifiziere Fehler" ausgeführt werden, wobei die dritten und fünften Ablesungen des dritten Zählers des Zählers 21 für zehn aufeinander­ folgende Phasenablesungen abgetastet werden, von dem Zeit­ punkt ab, wo die massive Phasenänderung ermittelt wurde.

Eine solche massive Phasenänderung kann beispielsweise das Ergebnis eines einzigen Störsignals in der Übertragungs­ leitung, eines einfachen Phasenverschiebungsfehlers oder eines unstabilen Synchronisationsvorgangs sein.

Eine weitere Variable, mit "letzte stabile Phase" bezeichnet, wird vom Mikroprozessor verwendet, wenn der Algorithmus eine massive Phasenänderung erfaßt. In diesem Fall wird diese Variable aufgezeichnet, bevor die massive Veränderung auftritt, um einen einzigen Übertragungsfehler zu erfassen. Weiterhin wird eine Variable mit der Bezeichnung "unstabile Phase" erhalten, um die Phasenfehlerablesung aufzuzeichnen, welche die Interface beeinflußt, um zu erfassen, daß dort eine massive Phasenveränderung auftrat.

Wenn eine Ablesung außerhalb des Phasenbereichs erhalten wird, dann wird dies als die Erfassung eines unstabilen Phasenfehlers bewertet. Gemäß den Routinen "Ermittle Fehler" und "Klassifiziere Fehler", wird der Phasenfehler errechnet durch Bestimmung des Absolutwertes der Differenz zwischen dem augenblicklichen Phasenfehler und den Werten "letzte stabile Phase" oder "unstabile Phase", wodurch von der nicht­ gezeigten Hauptsteuerschaltung eine Nachricht zum Ausführen eines Korrektur- oder Akquisitionsalgorithmus ausgesandt wird.

Der Mikroprozessor 19 überwacht weiterhin ankommende Mit­ teilungen von der Hauptsteuerschaltung in bezug auf die Signale Synchronisation einschalten, Synchronisation aus­ schalten, Anforderung des Vorhandenseins des Statusinhalts oder Steuerbereichreport usw.

Falls die Taktsignalgeneratoren des anderen Systems aus­ fallen oder durch Störsignale überlagert werden, dann wird der Phasenfehler über etwa 12,8 Sekunden gemittelt und der Mikroprozessor 19 führt eine Routine zur Überwachung und Abtastung des entfernten Signalgenerators aus. Beispiels­ weise können die Signalgeneratoren, die die Signale NSC 1 und NSC 2 erzeugen, digitalisierte Serviceeinheitskarten sein, welche T 1-Empfänger beinhalten, so daß zwei T 1-Über­ tragungswege zur Anpassung an bis zu vier mögliche Nach­ richtendienste verwendet werden können. Falls der ange­ schlossene Übertragungsweg, beispielsweise NSC 1 durch Fremd­ spannungen überlagert ist oder vollständig ausfällt, dann schaltet der Mikroprozessor 19 den Baustein 13 auf das zweite Taktsignal, beispielsweise NSC 2.

Für den Fall, daß ein neues Synchronisationssignal ausge­ wählt wurde oder für den Fall, daß ein Synchronisationssignal ausfällt, dann kann die Phasenzählung während der ersten Zeitdauer fehlerhaft sein, wird jedoch während der zweiten Zeitdauer korrigiert.

Zusammenfassend kann also gesagt werden, daß ein Phasen­ akkumulationszähler verwendet wird, um den eigenen spannungs­ gesteuerten Oszillator mit einem empfangenen Taktsignal zu synchronisieren, das vom programmierbaren logischen Bau­ stein 13 modifiziert wird. Der Zähler wird von einem Mikro­ prozessor gesteuert, um einen Zählwert oder eine Phasenab­ lesung zu erzeugen, die in Verbindung mit einem Mikropro­ zessor-Algorithmus dazu verwendet wird, um den spannungsge­ steuerten Oszillator über einen Analog-Digitalkonverter zu justieren. Die Taktsignale werden auf diese Weise bezüglich ihrer Frequenz und danach bezüglich ihrer Phase ausgerichtet, ohne daß es notwendig ist, hierfür komplizierte analoge Schaltkreise einzusetzen.

Die Phasensynchronisation wurde vorstehend erläutert anhand zweier Nachrichtensysteme. Sie ist in gleicher Weise anwend­ bar in bezug auf ein Datenein- und -ausgabegerät in Relation zu einem Nachrichtensystem oder auf zwei Nachrichtengeräte in bezug zueinander. Weiterhin ist diese Art der Syn­ chronisation auch anwendbar auf eine Vielzahl von Systemen, welche zueinander synchronisiert werden sollen durch Syn­ chronisation der einzelnen Taktgeneratoren in bezug auf ein einziges dieser Systeme.

Claims (7)

1. Schaltungsanordnung zur Synchronisation zweier Takt­ signale, welche Taktsignale eines entfernten Takt­ generators empfängt, diese mit Taktsignalen eines eigenen Taktgenerators vergleicht und bei einer Phasen- und Frequenzabweichung dem eigenen Taktgenerator ein Korrektursignal zuführt, dadurch gekenn­ zeichnet, daß

• a) ein Oszillator vorgesehen ist, der ein zum eigenen Taktsignal proportionales Phaseninkrementsignal erzeugt, dessen Frequenz ein Mehrfaches der Frequenz der Taktsignale ist, so daß während eines Taktsignal­ zyklus eine vorgegebene Anzahl von Zyklen des Phasen­ inkrementsignals auftreten,
• b) ein Zähler (21) vorgesehen ist, dem die empfangenen Taktsignale und die Phaseninkrementsignale zuge­ führt werden und der einen Zählwert erzeugt, der der Anzahl der Zyklen des Phaseninkrementsignals während jedes Zyklus des empfangenen Taktsignals entspricht,
• c) eine Steuerschaltung vorgesehen ist, welcher der Zählwert zugeführt wird und welche ein die Fre­ quenz des eigenen Taktsignals verminderndes Korrek­ tursignal erzeugt, wenn der Zählwert größer ist als die vorgegebene Anzahl und ein erhöhendes Kor­ rektursignal erzeugt, wenn der Zählwert geringer ist als die vorgegebene Anzahl.

2. Schaltungsanordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß ein logischer Baustein (13) vorgesehen ist, der mehrere Taktsignale entfernter Taktgeneratoren empfängt und ein davon ausgewähltes Taktsignal dem Zähler (21) zuführt.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Korrektursignal einen eigenen Hauptoszillator (1) steuert, der ein Hauptoszillatorsignal erzeugt, das einem digitalen Zähler (11) zugeführt wird, der durch Frequenzteilung das Phaseninkrementsignal erzeugt.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuer­ schaltung besteht aus einem Mikroprozessor (19), der den Zählwert vergleicht mit einem vorgegebenen Bereich von Speicherwerten und in Abhängigkeit dieses Vergleichs ein digitales Korrektursignal erzeugt, sowie einem Digital-Analog-Konverter (25), dem das digitale Korrek­ tursignal zugeführt wird und der in Abhängigkeit davon ein analoges Korrektursignal zur Steuerung des eigenen Oszillators (1) erzeugt.

5. Schaltungsanordnung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der logische Baustein (13) das ausgewählte Taktsignal frequenz­ geteilt dem Zähler (21) zuführt, der einen Zählwert erzeugt, der der Anzahl der Zyklen des Phaseninkrement­ signals während jedes Zyklus des frequenzgeteilten Taktsignals entspricht.

6. Schaltungsanordnung nach Anspruch 4, dadurch ge­ kennzeichnet, daß der Mikroprozessor (19) einen Nachführalgorithmus ausführt, bei welchem das digitale Korrektursignal errechnet wird, das das eigene Taktsignal nachführt, wenn der Zählwert innerhalb des vorgegebenen Bereichs liegt und der einen Akquisitions­ algorithmus ausführt, bei dem ein großes Korrektur­ signal erzeugt wird, wenn der Zählwert außerhalb des vorgegebenen Bereichs liegt.

7. Schaltungsanordnung nach Anspruch 6, dadurch ge­ kennzeichnet, daß das digitale Korrektur­ signal (FCW) zur Nachführung des eigenen Taktsignals errechnet wird aus wobei LTA die Summe der Zählung der Anzahl der Zyklen des Phaseninkrementsignals errechnet über eine Dauer von etwa 12,8 Sekunden und IS = IS + LTA × 256 ist.