JP2005236601A

JP2005236601A - 周波数シンセサイザ

Info

Publication number: JP2005236601A
Application number: JP2004042427A
Authority: JP
Inventors: Yoichi Nagaso; 洋一長曽
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-02-19
Filing date: 2004-02-19
Publication date: 2005-09-02

Abstract

【課題】ＰＬＬ周波数シンセサイザ回路のＶＣＯ制御感度の検出においてデジタルサンプリングを用いると、そのサンプリング周波数から不要周波数成分が発生し、また、回路規模が増大した。
【解決手段】デジタルサンプリング以外の手法を用いて、ＶＣＯの制御感度特性の非直線性を補償する。これによって、周波数シンセサイザにおける使用帯域周波数において一様な周波数収束特性及び安定性を確保し、ループ内雑音を最適化する。このために、アナログ・コンパレート回路を備え、アナログ・コンパレート回路はヒステリシス特性を有し、閾値付近においてＰＬＬ回路の伝達関数が頻繁に切り替わらないようにして、系の安定性を保つようにした。
【選択図】図１

Description

本発明は周波数シンセサイザ回路に関し、特に無線基地局等において周波数シンセサイザとして用いられるＰＬＬ周波数シンセサイザ回路に関するものである。

図２は、従来のＰＬＬ回路の基本構成を示したものである。図２の（ａ）はＰＬＬ回路のブロック図である。電圧制御発振器（ＶＣＯ）４からの発振周波数は分周器５で１／Ｎに分周され、この分周信号と水晶発振器（基準信号源）１からの基準信号とは位相比較器２で比較される。前記比較による位相比較器２からの差分出力はループフィルタ３で平滑化され、ＶＣＯ４の発振周波数をフィードバック制御する。

さらに、前記電圧制御発振器の制御感度Ｋｖの非直線性による周波数収束特性の非一様性を検出し、前記検出値に基づいて前記制御感度Ｋｖの非直線性を補償すべくＰＬＬ回路の伝達関数を制御する安定化回路９を備えたＰＬＬ周波数シンセサイザ回路を有している。

この安定化回路９の動作について説明する。

図２の（ｂ）は、図２の（ａ）をブロック線図で表したものである。図２の（ｂ）からフィードバックループの開ループゲインは下式で表される。

ここで、図２の（ａ）に示す位相比較器２を位相比較器の変換利得であるＫｐ（Ｖ／rad)、ループフィルタ３を伝達関数Ｆ(s) 、ＶＣＯ４を制御感度Ｋｖ(rad／Ｖ）と置くと、G(s)、H(s)はそれぞれ以下のように表される。

ループフィルタ３（Ｆ(s) ）として図２の（ｃ）に示す完全積分２次タイプを用いると、Ｆ(s)の伝達関数は以下のように表される。

これら前記の値を用いて、周波数シンセサイザの引込み時間や定常状態等を知る上での重要な要素となる要素ファクター（ωn ：固有周波数、ξ：ダンピング定数）を示す。

この式より、制御感度Ｋｖが周波数シンセサイザの引込み時間や定常状態に影響を与えることは明らかである。

そこで安定化回路９の動作原理としては、パラメータＫｐ，Ｃ，Ｒ１，Ｒ２、を適宜変化させることで固有周波数ωn ，ダンピング定数ζを一定に保つ（分周数Ｎはロックする周波数を決定する値であるから変えることは出来ない）ように動作する。伝達関数の制御は、（１）ＶＣＯ制御感度Ｋｖの検出、そして（２）伝達関数の制御の２つのプロセスを経て実行される。

なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
特開平１０−１５４９３４号公報

しかしながら、前記“（１）ＶＣＯ制御感度Ｋｖの検出”過程においてデジタルサンプリングを行なうため、そのサンプリング周波数からの不要周波数成分の発生、ならびに回路規模の複雑化をもたらすという問題があった。

そこで本発明の目的は、上記問題点を解決するために、デジタルサンプリング以外の手法を用いて、前記ＶＣＯの制御感度Ｋｖ特性の非直線性を補償することで、周波数シンセサイザにおける使用帯域周波数において一様な周波数収束特性及び安定性を実現し、ループ内雑音を最適化した周波数シンセサイザを提供することを目的とする。

以上述べたように、本発明の実施形態を用いた周波数シンセサイザにより、内蔵ＶＣＯの制御感度特性の非直線性を補償し、常に一定のループ特性を保つように制御することが容易に可能となり安定した収束特性を得ることができる。さらに、ループ内雑音特性も発振周波数内のすべての状態において最適な特性を維持することが可能となる。

本発明の代表的な実施形態を図１に示す。

本発明の実施形態では、前記ループフィルタからの出力電圧をアナログ・コンパレートする回路６、内蔵ＶＣＯがバラツキ補正のためにバンド切替回路を有している場合にはそのバンド選択状態を検知する回路７、前記アナログ・コンパレート部および前記ＶＣＯバンド選択検知回路からの出力信号の演算結果にもとづいて前記ＰＬＬ回路の伝達関数を制御するデジタル信号処理部８を含む。

なお、前記アナログ・コンパレート部はヒステリシス特性を有し、閾値付近において前記ＰＬＬ回路の伝達関数が頻繁に切り替わらないようにして、系の安定性を保つことを特徴とする。このヒステリシス特性を有しない場合、アナログ・コンパレート部の閾値電圧と、ＰＬＬ定常状態の前記ループフィルタからの出力電圧が近い場合に、周波数収束特性およびループ内雑音が非常に不安定となるので不可欠である。このことについては後述する。

以下、本発明により制御感度Ｋｖ以外の伝達関数（Ｋｐ，Ｃ，Ｒ１，Ｒ２)を変化させて伝達関数を制御し、固有周波数ωｎ，ダンピング定数ζの変化量を抑える方法について説明する。

まず図３（ａ）に、ＶＣＯ制御電圧−出力周波数特性例を示す。さらに図３（ｂ）に、図３（ａ）をもとに演算した、ＶＣＯ制御電圧−制御感度Ｋｖ特性を示す。この図のように、ＶＣＯ制御感度はＶＣＯ制御電圧に依存することが一般的であり、特にＶＣＯを内蔵した場合この傾向が顕著になるために、ＩＣへの内蔵化を困難にしていた。

ヒステリシス特性を有する前記アナログ・コンパレート部のＬ→Ｈの閾値電圧をVlh、Ｈ→Ｌの閾値電圧をVhl、とし、図３（ｂ）に併記する。前記アナログ・コンパレート部は、例えば、閾値以下だと“Ｌ”を、閾値以上だと“Ｈ”をデジタル信号処理部へ出力する。アナログ・コンパレート部からの“Ｈ”または“Ｌ"の信号を受けたデジタル信号処理部は、固有周波数ωｎ，ダンピング定数ζの変化量を抑えるために、その入力信号に応じて制御感度Ｋｖ以外の伝達関数（Ｋｐ，Ｃ，Ｒ１，Ｒ２)を変化させるように動作する。

ＶＣＯ制御電圧がVlh〜Vhl間にある場合には、前記アナログ・コンパレート部に入力された以前の状態によって出力信号が異なる。すなわち、以前にVlh以下の場合には“Ｈ"を出力し、以前にVhl以上の場合には“Ｌ"をデジタル信号処理部へ出力する。このように、ＶＣＯ御電圧がVlh〜Vhl間にある場合についてヒステリシス特性を有することで、閾値付近において前記ＰＬＬ回路の伝達関数が頻繁に切り替わらないようにして、系の安定性を保つ。

次に、図４にＰＬＬロックに至る過程のＶＣＯ制御電圧−時間の一例を示す。ここでは前記ループフィルタからの出力電圧初期値が“ゼロ”、定常状態時の電圧をＶlock（Ｖlock>Ｖhl）としている。時刻t0〜t1までは、ＶＣＯ制御電圧がVlh以下のためアナログ・コンパレート部の出力は“Ｌ"であり、前記ＰＬＬ回路の伝達関数はそれに応じたものとなる。時刻t1〜t2までは、ＶＣＯ制御電圧がVlh〜Vhlで、それ以前がVlh以下であったために、アナログ・コンパレート部の出力は”Ｈ“となり、前記ＰＬＬ回路の伝達関数は時刻t1以前のものとは異なる状態となる。時刻t2以降は、ＶＣＯ制御電圧がVhl以上のためアナログ・コンパレート部の出力は“Ｈ”であり、前記ＰＬＬ回路の伝達関数は時刻t1〜t2と同じものをとる。このように前記アナログ・コンパレート部は、それぞれの時刻において前記ＰＬＬが最適な伝達関数となることができるような閾値を記憶して動作する。

なお、前記ＰＬＬ回路は前記アナログ・コンパレート部を複数有することができる。これにより前記ＰＬＬ回路の伝達関数の状態を２値以上とすることが可能になり、前記ＰＬＬの引込み時間や定常状態をさらに細かく最適化することが可能となる。

前記アナログ・コンパレート部がヒステリシス特性を有しなかった場合の不具合について述べる。図５は、ＰＬＬロックに至る過程のＶＣＯ制御電圧−時間の一例を示す。ここでは前記ループフィルタからの出力電圧初期値が“ゼロ”、定常状態時の電圧をＶlock（Ｖlock=Ｖth(前記ＰＬＬの伝達関数を切り替える閾値)）を設定している。この場合には、時刻t0〜t1、t2〜t3、t4〜t5、t6〜・・・は、ＶＣＯ制御電圧がVth以下のためアナログ・コンパレート部の出力は“Ｌ"であり、時刻t1〜t2、t3〜t4、t5〜t6・・・は、ＶＣＯ制御電圧がVth以上のためアナログ・コンパレート部の出力は“Ｈ"である。したがって、前記ＰＬＬ回路が目標周波数へと引き込む過程においてダンピングするために、図４のように伝達関数が頻繁に切り替えられ、その切替ショックでさらにダンピングが引き起こされて次の伝達関数切替をもたらすという悪循環ループになる可能性がある。この時、ロックしないという場合もあり得る。このような事態を避けるために、前記アナログ・コンパレート部がヒステリシス特性を有することが必要となる。

最後に、前記ＶＣＯバンド選択検知回路７の動作について説明する。ＶＣＯを内蔵する場合には、バラツキを吸収するために複数のバンド切替を有することが一般的である。図６（ａ）は、バンド切替を有するＶＣＯの制御電圧−出力周波数特性、図６（ｂ）は、ＶＣＯ制御電圧−制御感度Ｋｖ特性を示す。この図のように、内蔵ＶＣＯでは各バンド毎に制御感度曲線が異なることが多く、バラツキ補正後に選択されたＶＣＯバンドを前記ＶＣＯバンド選択検知回路にて検出し、それを前記デジタル信号処理部８へと伝達する。

以降にデジタル信号処理部で行われる動作は、前記アナログ・コンパレート部の出力演算と同様であり、固有周波数ωｎ，ダンピング定数ζの変化量を抑えるために、その入力信号に応じて制御感度Ｋｖ以外の伝達関数（Ｋｐ，Ｃ，Ｒ１，Ｒ２)を変化させるように動作するものとする。

本発明の実施形態における周波数シンセサイザのブロック図（ａ）従来の実施形態における周波数シンセサイザのブロック図、（ｂ）従来の実施形態における周波数シンセサイザのブロック線図、（ｃ）完全積分２次タイプのループフィルタを示す図（ａ）一般的な電圧制御発振器の制御電圧−出力周波数特性を示す図、（ｂ）一般的な電圧制御発振器の制御電圧−制御感度特性を示す図ＰＬＬロックに至る過程のＶＣＯ制御電圧−時間の一例を示す図ＰＬＬロックに至る過程のＶＣＯ制御電圧−時間の一例（不具合例）を示す図（ａ）複数バンドを有するＩＣ内蔵化された電圧制御発振器の制御電圧−出力周波数特性を示す図、（ｂ）複数バンドを有するＩＣ内蔵化された電圧制御発振器の制御電圧−制御感度特性を示す図

符号の説明

１水晶発振器
２位相比較器
３ループフィルタ
４電圧制御発振器（複数のバンドを有する場合もある）
５分周器
６アナログ・コンパレータ回路
７ＶＣＯバンド選択検知回路
８デジタル信号処理部
９安定化回路

Claims

基準信号を出力する基準信号源、前記基準信号源からの基準信号と出力信号を分周した分周信号との位相を比較しその差分信号を出力する位相比較器、前記位相比較器からの差分信号と対応する直流電圧を発生するループフィルタ、前記ループフィルタからの直流電圧によって出力信号の発振周波数が制御される電圧制御発振器、そして前記電圧制御発振器からの出力信号を分周してその分周信号を前記位相比較器へ与える分周器、前記電圧制御発振器の変調感度Ｋｖの非一様性を検出し、前記検出値に基づいて前記変調感度Ｋｖの非直線性を補償すべくＰＬＬ回路の伝達関数を制御する安定化回路を備えた周波数シンセサイザ回路において、前記ループフィルタからの出力電圧をアナログ・コンパレートする回路を用いて前記安定化回路を構成することを特徴とする周波数シンセサイザ回路。
前記安定化回路は、切り替わり閾値付近にヒステリシス特性を有し、その出力にもとづいて前記ＰＬＬ回路の伝達関数を制御するデジタル信号処理部を含む請求項１記載の周波数シンセサイザ回路。
基準信号を出力する基準信号源、前記基準信号源からの基準信号と出力信号を分周した分周信号との位相を比較しその差分信号を出力する位相比較器、前記位相比較器からの差分信号と対応する直流電圧を発生するループフィルタ、前記ループフィルタからの直流電圧によって出力信号の発振周波数が制御される内蔵ＩＣ化された複数のバンドを有する電圧制御発振器、そして前記電圧制御発振器からの出力信号を分周してその分周信号を前記位相比較器へ与える分周器で構成された周波数シンセサイザ回路において、前記内蔵ＶＣＯ変調感度Ｋｖのバンド間偏差を補償するために、前記ＶＣＯの選択バンドを検知して前記安定化回路を構成することを特徴とする周波数シンセサイザ回路。
請求項１または請求項２または請求項３のいずれかに記載の周波数シンセサイザを備えたことを特徴とする移動無線機。
請求項１または請求項２または請求項３のいずれかに記載の周波数シンセサイザを備えたことを特徴とする無線基地局装置。