JP2010081513A - 信号処理装置及び信号処理方法 - Google Patents
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Abstract
【課題】ロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整する。
【解決手段】VCO63は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF131a乃至131dは、VCO63が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。
【選択図】図8
【解決手段】VCO63は、トランジスタを内蔵し、入力されたVCO制御電圧に対応する発振周波数を発生させ、LPF131a乃至131dは、VCO63が内蔵するトランジスタのゲートに、予め決められた変化率でトランジスタのゲート電圧を変化させる入力電圧を入力し、VCO制御電圧に対する、発振周波数のVCO制御電圧特性を粗調整する。本発明は、例えばPLL回路やCDR回路に適用することができる。
【選択図】図8
Description
本発明は、信号処理装置及び信号処理方法に関し、特に、発生させる発振周波数が、所望の発振周波数にロック(固定)されているロック状態を維持したまま、発生させる発振周波数の特性を粗調整(変更)できるようにした信号処理装置及び信号処理方法に関する。
従来、入力された所定の周波数のクロック信号であるリファレンス信号に同期するクロック信号を出力するPLL(phase lock loop)回路が存在する。
図1は、従来のPLL回路1を示している。
このPLL回路1は、フェーズディテクタ(phase detector)21、チャージポンプ(charge pump)22、ループフィルタ(loop filter)23、VCO(voltage controlled oscillator、電圧制御発振回路)24、及び1/n分周器25により構成される。
フェーズディテクタ21には、外部からのリファレンス信号、及び、1/n分周器25からの1/n倍に逓倍後のクロック信号が入力される。
フェーズディテクタ21は、入力されたリファレンス信号と、1/n分周器25からのクロック信号の位相を比較し、それらの位相の差を表す位相差情報として、UP信号及びDOWN信号(以下、DN信号という)をチャージポンプ22に入力する。
ここで、UP信号は、クロック信号に対するリファレンス信号の位相の進み分を表す信号である。また、UP信号のレベルは、クロック信号に対してリファレンス信号の位相が進んでいる場合にH(high)レベルとなり、進んでいない場合にL(low)レベルとなる。
さらに、DN信号は、クロック信号に対するリファレンス信号の位相の遅れ分を表す信号である。また、DN信号のレベルは、クロック信号に対してリファレンス信号の位相が遅れている場合にHレベルとなり、遅れていない場合にLレベルとなる。
チャージポンプ22は、フェーズディテクタ21からのUP信号のレベルがHレベルである場合、ループフィルタ23に対して電流を流し込み、これにより、ループフィルタ23に電荷が蓄積される。
また、チャージポンプ22は、フェーズディテクタ21からのDN信号のレベルがHレベルである場合、ループフィルタ23から電流を引き込み、これにより、ループフィルタ23に蓄積された電荷が放出される。
ループフィルタ23は、ループ制御を安定させるための回路であり、チャージポンプ22により変更されるDC(direct current)電圧に重畳された高域成分を削除し、シングルエンドのVCO制御電圧として、VCO24に入力(印加)する。
VCO24は、ループフィルタ23からのVCO制御電圧に対応する発振周波数を発生させる。VCO24は、発生させた発振周波数のクロック信号を、シングルエンドにより、外部に出力するとともに、1/n分周器25に出力する。
1/n分周器25は、VCO24からのクロック信号を1/n倍に逓倍し、その結果得られる逓倍後のクロック信号を、フェーズディテクタ21にフィードバック(入力)する。
上述したPLL回路1において、例えばVCO24が、500[MHz]乃至1000[MHz]の範囲内で発振周波数を発生させるものであれば、リファレンス信号の周波数が500[MHz]から1000[MHz]に連続的に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる。
しかし、PLL回路1において、リファレンス信号の周波数が1000[MHz]よりも高い周波数に変化した場合には、VCO24は、リファレンス信号の周波数と等しい発振周波数を発生させることができない。
次に、図2は、リファレンス信号の周波数がより広範囲に変化したとしても、リファレンス信号の周波数と等しい発振周波数を発生させることができる、従来の差動構成によるPLL回路41を示している。
なお、図中、図1のPLL回路1に対応する部分については同一の符号を付してあり、以下、その説明は、適宜省略する。
すなわち、このPLL回路41は、VCO24に代えて、VCO63が設けられているとともに、新たにコンパレータ61、及びVCO粗調整回路62が設けられている他は、図1のPLL回路1と同様に構成されている。
コンパレータ61には、ループフィルタ23から入力されるVCO制御電圧として、差動電圧(VCNT-VCNTX)が入力される。
コンパレータ61は、ループフィルタ23からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較し、その比較結果を、VCO粗調整回路62に入力する。
VCO粗調整回路62は、コンパレータ61からの比較結果に基づいて、ループフィルタ23からVCO63に入力されるVCO制御電圧に応じて変化する発振周波数の特性を示すVCO制御電圧特性を粗調整する。
VCO63は、VCO粗調整回路62により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ23からのVCO制御電圧に対応する発振周波数を発生させ、発生させた発振周波数のクロック信号を、外部に出力するとともに、1/n分周器25に出力する。
図3は、VCO63の回路構成を示している。
VCO63は、キャパシタ81a乃至81d、NMOS(negative-channel metal oxide semiconductor)トランジスタ(以下、NMOSともいう)82a乃至82d、キャパシタ83a乃至83d、NMOS84及び85、抵抗86乃至88、PMOS(positive-channel metal oxide semiconductor)トランジスタ(以下、PMOSともいう)89、コイル90及び91、キャパシタ92、バラクタ93及び94、並びにキャパシタ95により構成される。
NMOS82aのゲートは、VCO粗調整回路62の一端と接続されており、NMOS82aのソースは、キャパシタ81aの一端と接続されている。また、NMOS82aのドレインは、キャパシタ83aの一端と接続されている。NMOS82b乃至82dについても、NMOS82aと同様である。
なお、以下の説明において、NMOS82a乃至82dを区別する必要がない場合には、NMOS82a乃至82dを、単に、NMOS82ともいう。
キャパシタ81aは、VCO63の出力端子のうちの一方、コイル90の一端、キャパシタ92の一端、NMOS84のドレイン、NMOS85のゲートに接続されている。キャパシタ81b乃至81dについても同様である。
キャパシタ83aは、VCO63の出力端子のうちの他方、コイル91の一端、キャパシタ95の一端、NMOS84のゲート、NMOS85のドレインに接続されている。キャパシタ83b乃至83dについても同様である。
なお、以下の説明において、キャパシタ81a乃至81dを区別する必要がない場合には、キャパシタ81a乃至81dを、単に、キャパシタ81ともいう。また、キャパシタ83a乃至83dを区別する必要がない場合には、キャパシタ83a乃至83dを、単に、キャパシタ83ともいう。
NMOS84のソースは、NMOS85のソースと接続されている。また、NMOS84及び85のソースには、低電位の基準電位VSSが接続されている。
PMOS89のソースには、高電位の基準電位VDDが接続されている。PMOS89のドレインには、コイル90の一端(キャパシタ81aが接続されている一端とは異なる一端)、及びコイル91の一端(キャパシタ83aが接続されている一端とは異なる一端)が接続されている。
バラクタ93の一端には、抵抗87の一端、及びキャパシタ92の一端(キャパシタ81aが接続されている一端とは異なる一端)が接続されている。
バラクタ93の他端(バラクタ93の一端とは異なる一端)には、抵抗86の一端、及びバラクタ94の一端が接続されている。
バラクタ93は、ループフィルタ23からのVCO制御電圧に基づいて、例えば図4に示すような容量特性により、バラクタ容量を変化させる。
次に、図4を参照して、バラクタ93の容量特性について説明する。なお、バラクタ94も、その容量特性は、バラクタ93と同様である。
図4は、バラクタ93の一端の電圧VCNTと、バラクタ93の他端(バラクタ93の一端とは異なる一端)の電圧VCNTXとの電圧差(VCNT-VCNTX)を示すVCO制御電圧に応じて、バラクタ93のバラクタ容量が変化する容量特性の一例を示している。
図4に示す容量特性では、下限値REFDNから上限値REFUPまでの範囲内において、VCO制御電圧が大きく(高く)なる程に、バラクタ容量は減少する。
バラクタ94の他端(バラクタ94の一端とは異なる一端)には、抵抗88の一端、及びキャパシタ95の一端(キャパシタ83aが接続されている一端とは異なる一端)が接続されている。
バラクタ93は、ループフィルタ23からのVCO制御電圧に基づいて、図4に示すような容量特性で、バラクタ容量を変化させる。
同様に、バラクタ94は、ループフィルタ23からのVCO制御電圧に基づいて、図4に示すような容量特性で、バラクタ容量を変化させる。
これにより、ループフィルタ23からVCO63に入力されるVCO制御電圧に応じて、VCO63により発生される発振周波数を連続的に変化させることができる。
また、NMOS82は、VCO粗調整回路62からの、オン状態又はオフ状態のいずれか一方に変更させるための状態変化電圧により、NMOS82がオン状態とされたり、NMOS82がオフ状態とされる。これにより、VCO制御電圧特性が粗調整される。
なお、状態変化電圧としては、NMOS82をオン状態からオフ状態に変更させるためのオフ状態変化電圧、及びNMOS82をオフ状態からオン状態に変更させるためのオン状態変化電圧が存在する。
また、NMOS82の状態において、オン状態とは、NMOS82のゲート電圧が高電位の電位VDD以上である状態をいい、オフ状態とは、NMOS82のゲート電圧が低電位の電位VSS以下である状態をいう。
次に、図5は、NMOS82のオン状態又はオフ状態に対応して、VCO制御電圧特性が粗調整される様子を示している。
図5には、横軸をVCO制御電圧とし、縦軸をVCO24により発生される発振周波数としたときに定義される複数のVCO制御電圧特性として、特性A、特性B、特性C、特性D、及び特性Eが示されている。
なお、VCO制御電圧特性は、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい範囲を示す動作レンジ内において、VCO63等により用いられる。
これは、動作レンジ内においては、動作レンジ外における場合と比較して、周波数ゲイン(VCO制御電圧に対する発振周波数の変化の割合)が一定であるため、PLL回路のループ特性を一定に保つことができることによる。これにより、ループ特性を一定に保てずにジッタを増加させてしまうことを回避することが可能となる。これらのことは、後述する他の図面についても同様である。
VCO粗調整回路62は、コンパレータ61からの比較結果に基づいて、VCO63を制御して、VCO制御電圧特性を粗調整する。すなわち、VCO粗調整回路62は、状態変化電圧を、NMOS82(例えば、NMOS82a)のゲートに入力し、NMOS82をオン状態又はオフ状態にして、対応するキャパシタ81及び83(例えば、キャパシタ81a及び83a)のキャパシタ容量を変化させることにより、発振周波数のVCO制御電圧特性を粗調整する。
具体的には、VCO粗調整回路62が、NMOS82a乃至82dすべてをオフ状態とすると、VCO制御電圧特性は特性Aとなる。また、NMOS82a乃至82dのうちの1つをオン状態とし、残りの3つをオフ状態とすると、VCO制御電圧特性は特性Bとなる。
NMOS82a乃至82dのうちの2つをオン状態とし、残りの2つをオフ状態とすると、VCO制御電圧特性は特性Cとなる。また、NMOS82a乃至82dのうちの3つをオン状態とし、残りの1つをオフ状態とすると、VCO制御電圧特性は特性Dとなる。さらに、NMOS82a乃至82dすべてをオン状態とすると、VCO制御電圧特性は特性Eとなる。
なお、PLL回路41では、VCO制御電圧特性を、特性A、特性B、特性C、特性D、及び特性Eのいずれかに粗調整することができるため、VCO制御電圧特性が1つだけ(例えば、特性Aだけ)であるPLL回路1と比較して、広範囲の発振周波数を発生させることが可能である。
また、状態変化電圧にノイズ電圧が生じたとしても、状態変化電圧が、オン状態に変更させるためのオン状態変化電圧(レベルがHレベルの信号)であるのか、オフ状態に変更させるためのオフ状態変化電圧(レベルがLレベルの信号)であるのかを識別できないほどに変形することは殆どない。このため、VCO63のNMOS82a乃至82dは、ノイズに強い構成となっている。
VCO63は、VCO粗調整回路62により粗調整されたVCO制御電圧特性に基づいて、ループフィルタ23から入力されるVCO制御電圧に対応する発振周波数を発生させる。
また、VCO63は、1/n分周器25のnがn=1である場合(1/n分周器25が、クロック信号を1倍に逓倍する場合)に、動作レンジ内で、発生させる発振周波数と、リファレンス信号の周波数とが一致したとき、リファレンス信号の周波数と一致する発振周波数を発生し続けるロック状態を維持するように動作する(以下、説明簡略化のため、特に指定のない限り、1/n分周器25のnをn=1と仮定して説明する)。
これにより、リファレンス信号の周波数と、VCO63が発生させる発振周波数とが一致し、ループが安定した状態となる。なお、以下の説明では、リファレンス信号の周波数と一致するロック状態の発振周波数を、ロック周波数ともいう。
なお、上述したPLL回路1及びPLL回路41により、発振周波数を発生させる技術の他に、バラクタや駆動電流値を温度変化に応じて変化させる温度補償を行うことにより、発振周波数を一定に制御する制御方式が存在する(例えば、特許文献1を参照)。
ところで、PLL回路41(のVCO63)によりロック状態が維持されている場合に、VCO63が内蔵する回路に温度変化や電源電圧の変動が生じて、VCO制御電圧特性が変化し、ロック状態が解除されてしまうことがある。
次に、ロック状態が解除されてしまうときの例について、図6及び図7を参照して説明する。
図6は、特性Eにおいて、上限値REFUPの近くでロック状態となっているときの動作点(黒丸で示す)を示している。なお、動作点は、VCO制御電圧に対応して、VCO63が発生させる発振周波数を示している。
また、図6は、図5の場合と同様に構成されているが、図面が煩雑になるのを避けるために、特性A及びBの図示は省略している。
図7は、VCO63が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、VCO制御電圧特性が変化してしまうときの一例を示している。
図7に示すように、VCO63が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Eが、点線で示す特性E'に変化するとともに、特性Dが、点線で示す特性D'に変化する。なお、特性A、特性B、及び特性Cについても同様に変化する。
したがって、例えば、動作点が、図6に示したように、上限値REFUPの近くでロック状態となっている場合、すなわち、図7においては、動作点が特性E上の位置1に存在する場合において、VCO63が内蔵する回路に温度変化や電源電圧の変動が生じたことに起因して、特性Eが、特性E'に変化すると、その変化に追従する形で、ループフィルタ23からVCO63に入力されるVCO制御電圧が変化し、動作点は、ロック状態を維持したまま、位置1から位置2に移動する。
動作点が位置2に移動すると、動作点に対応するVCO制御電圧は上限値REFUPを超えて動作レンジの範囲外となるため、VCO制御電圧特性は、VCO粗調整回路62により、特性E'から特性D'に粗調整される。
このとき、理想的には、ロック状態を維持したまま、特性E'上の位置2から、特性D'上の位置4に直接、移動させることが望ましいが、現実的には、VCO制御電圧を急激に変化させることができないため、不可能である。
したがって、動作点は位置2から位置3に移動し、その後、位置4に移動することになる。したがって、位置3に移動したことにより、動作点のロック状態が一旦解除されることになる。
このロック状態の解除のため、例えば、PLL回路41が出力するクロック信号に同期して、一定のビットレートにより高速にデータを伝送するHDMI(High Definition Multimedia Interface)(R)等の通信インタフェースでは、出力データの波形の劣化、出力データの損失等が生じてしまい、映像が途切れる不具合等が発生してしまう。
また、上述した従来の制御方式では、温度補償を行うことにより、温度変化に起因して、ロック状態が解除されることを抑止することはできるかもしれないが、電源電圧の変動、PLL回路41のVCO63を構成するLSI(large scale integration)外部から供給される基準電圧やバイアス電流等の変動が生じた場合には、やはり、ロック状態を維持したまま、動作点を移動させることができない。
本発明は、このような状況に鑑みてなされたものであり、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できるようにするものである。
本発明の一側面の信号処理装置は、所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第1の状態変化電圧を生成する状態変化電圧生成手段と、前記第1の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第2の状態変化電圧に変換する変換手段と、制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator)であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第2の状態変化電圧を入力する入力手段とを含む。
前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第2の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第2の状態変化電圧の入力を再開させる制御手段をさらに設けることができる。
前記変換手段では、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換することができる。
本発明の一側面の信号処理方法は、前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第1の状態変化電圧を生成し、前記変換手段が、前記第1の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第2の状態変化電圧に変換し、前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第2の状態変化電圧を入力するステップを含む。
本発明の一側面においては、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第1の状態変化電圧が生成され、生成された前記第1の状態変化電圧が、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第2の状態変化電圧に変換され、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第2の状態変化電圧が入力される。
本発明によれば、発振周波数のロック状態を維持したまま、発振周波数のVCO制御電圧特性を粗調整できる。
以下、図面を参照して、本実施の形態について説明する。
図8は、本発明の第1の実施の形態であるPLL回路111の構成例を示している。
なお、PLL回路111と、図2に示された従来のPLL回路41の構成要素のうち、共通するものについては同一の符号を付しているので、その説明は適宜省略する。
すなわち、PLL回路111において、新たにLPF131a乃至131d、及びバッファ132が追加して設けられている他は、従来のPLL回路41と同様に構成されている。
また、LPF131a乃至131dには、それぞれ、対応するVCO63のNMOS82が接続されている。すなわち、LPF131aにはNMOS82aが、LPF131bにはNMOS82bが、LPF131cにはNMOS82cが、LPF131dにはNMOS82dが、それぞれ接続されている。
LPF131aには、VCO粗調整回路62から、状態変化電圧が入力される。
LPF131aは、VCO粗調整回路62からの状態変化電圧に対して、ローパスフィルタを用いたローパスフィルタリング処理を行い、ローパスフィルタリング処理後の状態変化電圧を、NMOS82aのゲートに入力する。
なお、LPF131b乃至131dは、LPF131aと同様の処理を行うため、説明は省略する。
バッファ132には、VCO63から、発生させた発振周波数のクロック信号が、差動により入力される。バッファ132は、VCO63からのクロック信号をAC(alternating current)カップリングして増幅した後、外部に出力するとともに、1/n分周器25に出力する。
次に、図9を参照して、従来のPLL回路41のように、VCO粗調整回路62が出力する状態変化電圧をVCO63のNMOS82aに直接、入力した場合と、VCO粗調整回路62が出力する状態変化電圧を、LPF131aを介してVCO63のNMOS82aに間接的に入力した場合とで、NMOS82aのゲート電圧がどのように変化するかを説明する。
図9Aには、VCO粗調整回路62が出力する状態変化電圧として、NMOS82aをオン状態からオフ状態に変化させるオフ状態変化電圧が示されている。
なお、図9Aにおいて、横軸は時刻を表し、縦軸は、NMOS82aのゲートに入力されるオフ状態変化電圧のレベルを表している。これは、図9Bについても同様である。
図9Aに示すオフ状態変化電圧は、NMOS82aのゲートに入力されたときに、タイミングtにおいて、NMOS82aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに不連続に変化させる電圧を表している。
NMOS82aがオン状態であって、図9Aに示すオフ状態変化電圧がNMOS82aのゲートに入力されたとき、NMOS82aがオン状態からオフ状態となるように、NMOS82aのゲート電圧は、タイミングtにおいて急激に変化する。
図9Bには、LPF131aによるローパスフィルタリング処理後のオフ状態変化電圧が示されている。
図9Bに示すオフ状態変化電圧は、タイミングtからタイミングt+αまでの期間において、NMOS82aのゲート電圧を、高電位の電位VDDから低電位の電位VSSに、予め決められた変化率(所定の時間に対するNMOS82aのゲート電圧の変化の割合)で、連続的に変化させる電圧を表している。なお、変化率としては、PLL回路111を製造する製造業者等により、予め求められた変化率として、動作点のロック状態が解除されずに、NMOS82aのゲート電圧を変化させる変化率が採用される。
NMOS82aがオン状態であって、図9Bに示すオフ状態変化電圧がNMOS82aのゲートに入力されたとき、NMOS82aがオン状態からオフ状態となるように、NMOS82aのゲート電圧は、タイミングtからタイミングt+αまでの期間において、予め決められた変化率で緩やかに変化する。
なお、NMOS82b乃至82dについても、NMOS82aと同様のことがいえる。
さらに、オン状態変化電圧についても、図9を参照して説明したオフ状態変化電圧と同様のことがいえる。
次に、図10は、図9Bに示すオフ状態変化電圧により、NMOS82がオン状態からオフ状態にされたことに対応して、動作点が移動する様子を示している。
なお、図10において、NMOS82a乃至82dは、すべてオン状態とされており、VCO制御電圧特性は特性Eとされていることを前提として、VCO制御電圧特性を、特性Eから特性Dに粗調整する場合について説明する。
また、図10では、図面が煩雑になるのを避けるため、特性Eから特性Dに粗調整される過程で変化するVCO制御電圧特性として、特性E0乃至E7のみを図示している。
PLL回路111のVCO63が内蔵する回路に温度変化や電源電圧の変動が生じたことにより、動作点に対応するVCO制御電圧が上限値REFUPを超えて、動作点が位置aに移動した場合、VCO粗調整回路62は、現在の特性Eよりも高い発振周波数を発生するVCO制御電圧特性に変化させるために、LPF131a乃至131dのうちの1つ(例えば、LPF131a)に、図9Aに示したオフ状態変化電圧を入力する。
LPF131aは、VCO粗調整回路62からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、図9Bに示したような処理後のオフ状態変化電圧を得て、NMOS82aに入力する。
NMOS82aのゲート電圧は、LPF131aからローパスフィルタリング処理後のオフ状態変化電圧が入力されたことに対応して、タイミングtにおける電位1200[mV](=基準電位VDD)から、タイミングtからタイミングt+αまでの期間に、所定の間隔で電位1000[mV],900[mV],800[mV],700[mV],600[mV],500[mV],400[mV], 300[mV]となり、タイミングt+αにおいて電位0[mV](=基準電位VSS)となる。
これにより、VCO制御電圧特性は、NMOS82aのゲート電圧の変化に対応して、タイミングtにおける現在の特性Eから、特性E0、特性E1、特性E2、特性E3、特性E4、特性E5、特性E6、及び特性E7にゆっくりと変化し、さらに、タイミングt+αにおいて特性Dに変化する。
したがって、例えば、VCO制御電圧特性が、特性Eから特性Dに粗調整される場合、動作点は、ロック状態を維持したまま、特性Eから、特性E0、特性E1、特性E2、特性E3、特性E4、特性E5、特性E6、特性E7、及び特性D上を移動する。
すなわち、特性E0乃至E7において、動作点は、ロック状態を維持したまま、位置aから、位置b,c,d,e,f,g、及びhの順序で移動する。
なお、動作点が、ロック状態を維持したまま、特性E乃至D上を移動するように、VCO制御電圧特性を変化させるために、LPF131の時定数は、ループフィルタ23の時定数よりも非常に大きな値とされる。
すなわち、PLL回路111は、VCO制御電圧特性の変化に対して、動作点のロック状態を維持したまま、どの程度まで、VCO制御電圧を追従させて変化させることができるかという、PLL回路111固有の追従性能を有している。
例えば、PLL回路111は、VCO63が発生させる発振周波数のクロック信号に対して、リファレンス信号の位相が時間軸方向に、周波数1[KHz]の変調で10[UI(unit interval)]だけ変化しても、その変化に追従して、VCO制御電圧を変化させることができる追従性能を有している。なお、UIとは、1ビットに相当する信号の部分を表す単位をいう。
また、PLL回路111において、VCO粗調整回路62がVCO制御電圧特性を粗調整する場合に、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過したとき、発振周波数は、所定のVCO制御電圧において、開始時刻における発振周波数f(0)から、時間tだけ経過したときの発振周波数f(t)に変化する。なお、説明の便宜上、VCO制御電圧特性の粗調整を開始した開始時刻から、時間t[ms]だけ経過するまでの期間において、VCO制御電圧は、所定のVCO制御電圧に固定されているものと仮定する。
このとき、VCO63が発生させる発振周波数f(t)のクロック信号に対して、周波数1[KHz]で振幅10[UI]の変調がかかったリファレンス信号の位相は時間軸方向に、10・sin(ωt)+∫0 t{f(t)-f(0)}dt[UI]変化する。なお、ω=1[KHz]×2πである。
ここで、実際には、VCO63から、バッファ132及び1/n分周器25を介してフェーズディテクタ21に、クロック信号がフィードバックされることにより、VCO63に入力されるVCO制御電圧が変化する。そして、VCO63は、フィードバックに応じて変化するVCO制御電圧に基づいて、リファレンス信号との位相差が0となるように、出力するクロック信号を制御する。
すなわち、フィードバックでは、位相10・sin(ωt)[UI]だけ変化するリファレンス信号の位相変化に加えて、VCO制御電圧特性の変化に起因して、発振周波数が変化することにより、位相∫0 t{f(t)-f(0)}dt[UI]だけ変化するクロック信号の位相変化に追従できるように、変化させたVCO制御電圧を、VCO63に入力させるようにしなければならない。
したがって、例えば、周波数10[KHz]で振幅8[UI]の変調がかかったリファレンス信号に追従する特性を保証するPLL回路においては、VCO制御電圧特性を粗調整する場合に、8・sin(ωt)+∫0 t{f(t)-f(0)}dt[UI]だけリファレンス信号の位相が時間軸方向に変化する。よって、位相∫0 t{f(t)-f(0)}dt[UI]の大きさによっては、リファレンス信号の位相の変化が、PLL回路111により追従することが可能な10[UI]よりも大きくなる。この場合、PLL回路111において、動作点のロック状態を維持したまま、VCO制御電圧を追従させて変化させることができない。
したがって、位相∫0 t{f(t)-f(0)}dt[UI]を小さくするために、LPF131の時定数は、ループフィルタ23の時定数よりも非常に大きな値とされる。これにより、LPF131では、動作点がロック周波数(ロック状態であるときの発振周波数)を外れることなく、特性E乃至D上を移動することが可能なオフ状態変化電圧(図9B)を生成することが可能となる。
次に、図11は、NMOS82のゲート電圧と、ドレインソース間の抵抗値の対数との関係の一例を示している。
図11において、横軸は、NMOS82のゲート電圧[mV]を表しており、縦軸は、NMOS82のドレインとNMOS82のソースとの間の抵抗値[Ω]の対数を表している。
図11に示すように、NMOS82のゲート電圧が小さくなる程に、NMOS82のドレインとNMOS82のソースとの間の抵抗値の対数は、指数関数的に大きくなことがわかる。
次に、図12は、NMOS82のドレインソース間の抵抗値[Ω]の対数と、発振周波数[MHz]との関係の一例を示している。
図12において、横軸は、NMOS82のドレインとNMOS82のソースとの間の抵抗値[Ω]の対数を表しており、縦軸は、抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
図12に示すように、NMOS82のドレインソース間の抵抗値の対数と、その抵抗値に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数とは、ほぼ比例していることがわかる。
図11及び図12から、図13に示すような関係が得られる。
次に、図13を参照して、NMOS82のゲート電圧を変化させる変化率について説明する。
図13は、NMOS82のゲート電圧[mV]と、発振周波数[MHz]との関係の一例を示している。
図13において、横軸は、NMOS82のゲート電圧[mV]を表しており、縦軸は、ゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数[MHz]を表している。
図13においては、NMOS82のゲート電圧を、1[ms]で120[mV]だけ変化させて、420[mV]から300[mV]に変化させると、そのゲート電圧に応じて変化するVCO制御電圧特性の、所定のVCO制御電圧に対応する発振周波数は、1[ms]で7360[MHz]から7420[MHz]に急激に変化する。このような箇所では、発振周波数{f(t)-f(0)}が大きくなり、クロック信号に対するリファレンス信号の位相が、∫0 t{f(t)-f(0)}dt[UI]だけ急激に進む(又は遅れる)。
したがって、このような箇所において、∫0 t{f(t)-f(0)}dt[UI]が大きくなることにより、クロック信号に対するリファレンス信号の位相が急激に変化することがないように、LPF131の時定数は、ループフィルタ23の時定数よりも非常に大きな値とされる。
次に、図14のフローチャートを参照して、PLL回路111における、コンパレータ61、VCO粗調整回路62、及びLPF131a乃至131dが行う第1のVCO粗調整処理を説明する。
この第1のVCO粗調整処理は、ループフィルタ23からコンパレータ61に対して、VCO制御電圧が入力されたときに開始される。
ステップS1において、コンパレータ61は、ループフィルタ23からのVCO制御電圧を、予め定められた上限値REFUP、及び下限値REFDNと比較する。
ステップS2において、コンパレータ61が、VCO制御電圧が上限値REFUP以上であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路62に入力して、処理はステップS3に進められる。
ステップS3において、VCO粗調整回路62は、コンパレータ61からの比較結果に基づいて、オン状態のNMOS82のうちの1つ(例えば、NMOS82a)を、オフ状態に変更させるためのオフ状態変化電圧(図9A)を生成し、対応するLPF131(例えば、LPF131a)に入力する。
ステップS4において、LPF131は、VCO粗調整回路62からのオフ状態変化電圧に対して、ローパスフィルタリング処理を行う。
ステップS5において、LPF131は、ローパスフィルタリング処理後のオフ状態変化電圧(図9B)を、NMOS82(例えば、NMOS82a)のゲートに入力(印加)する。これにより、NMOS82のゲート電圧は、LPF131からのオフ状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS82は、タイミングtからタイミングt+αまでの期間において、動作点のロック状態を維持したまま、オン状態からオフ状態に緩やかに変化していく。
ステップS6において、LPF131は、ローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS82のゲートに入力したか否か、すなわち、NMOS82がオフ状態とされたか否かを判定する。
ステップS6において、LPF131は、NMOS82がオフ状態とされていないと判定した場合、処理はステップS5に戻り、以下、同様の処理が繰り返される。
ステップS6において、LPF131は、NMOS82がオフ状態とされたと判定した場合、第1のVCO粗調整処理は終了される。
また、ステップS2において、コンパレータ61が、VCO制御電圧が上限値REFUP以上でないとの比較結果を得た場合、処理はステップS7に進められ、さらに、コンパレータ61が、VCO制御電圧が下限値REFDN以下であるとの比較結果を得た場合、その比較結果を、VCO粗調整回路62に入力して、処理はステップS8に進められる。
ステップS8において、VCO粗調整回路62は、コンパレータ61からの比較結果に基づいて、オフ状態のNMOS82のうちの1つを、オン状態に変更させるためのオン状態変化電圧を生成し、対応するLPF131に入力する。
ステップS9において、LPF131は、VCO粗調整回路62からのオン状態変化電圧に対して、ローパスフィルタリング処理を行う。
ステップS10において、LPF131は、ローパスフィルタリング処理後のオン状態変化電圧を、NMOS82のゲートに入力する。これにより、NMOS82のゲート電圧は、LPF131からのオン状態変化電圧に対応して、予め決められた変化率で変化していくため、NMOS82は、タイミングtからタイミングt+αまでの期間において、動作点のロック状態を維持したまま、オフ状態からオン状態に緩やかに変化していく。
ステップS11において、LPF131は、ローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS82のゲートに入力したか否か、すなわち、NMOS82がオン状態とされたか否かを判定する。
ステップS11において、LPF131は、NMOS82がオン状態とされていないと判定した場合、処理はステップS10に戻り、以下、同様の処理が繰り返される。
ステップS11において、LPF131は、NMOS82がオン状態とされたと判定した場合、第1のVCO粗調整処理は終了される。
なお、ステップS7において、コンパレータ61が、VCO制御電圧が下限値REFDN以下でないとの比較結果を得た場合、すなわち、VCO制御電圧が、下限値REFDNよりも大きく、上限値REFUPよりも小さい動作レンジの範囲内である場合、第1のVCO粗調整処理は終了される。
以上説明したように、第1のVCO粗調整処理では、例えば、図9Aに示したオフ状態変化電圧に対して、ローパスフィルタリング処理を行い、その結果得られた、図9Bに示したオフ状態変化電圧をNMOS82に入力することで、NMOS82のゲート電圧を予め決められた変化率で変化させることとした。
したがって、例えば、図10に示したように、予め決められた変化率で変化するNMOS82のゲート電圧に対応して、VCO制御電圧特性が、特性Eから特性Dに徐々に変化するため、動作点のロック状態を維持したまま、動作点を移動させることができる。
なお、VCO制御電圧特性の変化が早いため、VCO制御電圧特性の変化に追従して、VCO制御電圧を変化させることができなくなり、動作点のロック状態を維持することができなくなってしまう場合を考慮して、クロック信号とリファレンス信号との位相差を監視し、その監視結果に基づいて、VCO制御電圧特性の変化を制御することが望ましい。
次に、図15は、本発明の第2の実施の形態であるPLL回路151の構成例を示している。このPLL回路151は、クロック信号とリファレンス信号との位相差を監視することにより、VCO制御電圧がVCO制御電圧特性の変化に追従できる程度に、VCO制御電圧特性の変化を制御する。
なお、このPLL回路151において、図8に示したPLL回路111と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
すなわち、PLL回路151において、PLL回路111のVCO粗調整回路62に代えて、VCO粗調整回路171が設けられている他は、PLL回路111と同様に構成されている。
VCO粗調整回路171には、フェーズディテクタ21から、クロック信号とリファレンス信号との位相差を示す位相差信号が入力される。
VCO粗調整回路171は、PLL回路111のVCO粗調整回路62と同様の処理を行う。さらに、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号に基づいて、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を判定し、その判定結果に応じて、LPF131を制御して、LPF131からNMOS82に入力される状態変化電圧の出力を制御する。
次に、図16及び図17を参照して、VCO粗調整回路171が、LPF131による状態変化電圧の出力を制御する制御方法を説明する。
図16及び図17は、リファレンス信号の位相(を表す角度)を追従しているときに、ある一定期間内において、フェーズディテクタ21が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
図16において、横軸は、リファレンス信号の位相からクロック信号の位相を差し引いた位相差を示しており、縦軸は、ある一定期間内において、リファレンス信号の位相が90度と-90度のときに検出された、リファレンス信号の位相からクロック信号の位相を差し引いた位相差の分布の度合いを示している。なお、横軸の位相差は、クロック信号に対するリファレンス信号の位相の進み具合や遅れ具合を表している。これらのことは、後述する図17についても同様である。
図16に示すように、位相差の分布の最頻値が0度付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ一致していることを示す。
これに対して、図17に示すように、位相差の分布の最頻値が0度から90度側にずれた場合、クロック信号に対して、リファレンス信号の位相が進んでいることを示す。
VCO粗調整回路171は、フェーズディテクタ21からの位相差信号が、図16に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF131を制御して、LPF131に状態変化電圧を出力させ続ける(VCO制御電圧特性の粗調整を継続させる)。
また、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号が、図17に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路171は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図16に示すような分布を示している位相差信号が、フェーズディテクタ21からVCO粗調整回路171に入力されようになるまで、LPF131を制御して、LPF131による状態変化電圧の出力を一時中断させる(VCO制御電圧特性の粗調整を一時中断させる)。
次に、図18のフローチャートを参照して、PLL回路151における、コンパレータ61、LPF131a乃至131d、及びVCO粗調整回路171が行う第2のVCO粗調整処理の詳細を説明する。
ステップS21乃至ステップS25において、図14のステップS1乃至ステップS5と同様の処理が行われる。
ステップS26において、LPF131は、ステップS24によるローパスフィルタリング処理後のオフ状態変化電圧すべてを、NMOS82のゲートに入力したか否か、すなわち、NMOS82がオフ状態とされたか否かを判定する。
ステップS26において、LPF131は、NMOS82がオフ状態とされていないと判定した場合、処理はステップS27に進められる。
ステップS27において、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が0度付近に存在するか否かを判定する。
ステップS27において、VCO粗調整回路171は、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在すると判定した場合、すなわち、位相差の分布が図16に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップS25に戻り、以下同様の処理が繰り返される。
また、ステップS27において、VCO粗調整回路171は、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在しない(最頻値が90度側にずれていたり、−90度側にずれている)と判定した場合、すなわち、例えば、位相差の分布が図17に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップS28に進められる。
そして、VCO粗調整回路171は、動作点のロック状態が解除されることを防止するために、LPF131を制御して、ステップS25の処理、すなわち、NMOS82のゲート電圧を下げる処理を、予め決められた期間だけ中断させる。
ステップS28において、NMOS82のゲート電圧を低下させる処理が、予め決められた期間だけ中断された後、処理はステップS25に進められ、VCO粗調整回路171は、LPF131を制御して、LPF131に、ステップS25の処理を再開させて、以下、同様の処理が繰り返される。
なお、ステップS26において、LPF131は、NMOS82がオフ状態とされたと判定した場合、第2のVCO粗調整処理は終了される。
ステップS29乃至ステップS32において、図14のステップS7乃至ステップS10と同様の処理が繰り返される。
ステップS33において、LPF131は、ステップS31によるローパスフィルタリング処理後のオン状態変化電圧すべてを、NMOS82のゲートに入力したか否か、すなわち、NMOS82がオン状態とされたか否かを判定する。
ステップS33において、LPF131は、NMOS82がオン状態とされていないと判定した場合、処理はステップS34に進められる。
ステップS34において、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が0度付近に存在するか否かを判定する。
ステップS34において、VCO粗調整回路171は、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在すると判定した場合、すなわち、位相差の分布が図16に示したような分布である場合、動作点のロック状態が維持されていると判断できるため、処理は、ステップS32に戻り、以下同様の処理が繰り返される。
また、ステップS34において、VCO粗調整回路171は、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在しない(最頻値が90度側にずれていたり、−90度側にずれている)と判定した場合、すなわち、例えば、位相差の分布が図17に示したような分布である場合、動作点のロック状態が解除されつつあると判断できるため、処理はステップS35に進められる。
そして、VCO粗調整回路171は、動作点のロック状態が解除されることを防止するために、LPF131を制御して、ステップS32の処理、すなわち、NMOS82のゲート電圧を上げる処理を、予め決められた期間だけ中断させる。
ステップS35において、NMOS82のゲート電圧を上げる処理が、予め決められた期間だけ中断された後、処理はステップS32に進められ、VCO粗調整回路171は、LPF131を制御して、LPF131に、ステップS32の処理を再開させて、以下、同様の処理が繰り返される。
なお、ステップS33において、LPF131は、NMOS82がオン状態とされたと判定した場合、第2のVCO粗調整処理は終了される。
以上説明したように、第2のVCO粗調整処理では、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在するか否かを判定し、その判定結果に基づいて、ロック状態を維持していると判断できる場合には、NMOS82のゲート電圧の電位を下げる(又は上げる)処理を継続し、ロック状態が解除されつつあると判断できる場合には、NMOS82のゲート電圧の電位を下げる(又は上げる)処理を予め決められた期間だけ中断し、その後に、NMOS82のゲート電圧の電位を下げる(又は上げる)処理を再開することとした。
したがって、第2のVCO粗調整処理では、第1のVCO粗調整処理と比較して、より確実に、ロック状態を維持したまま、動作点を移動させることができる。
なお、図15のPLL回路151を内蔵し、リファレンス信号として入力されるデータ信号に同期したクロック信号を生成するCDR(clock data recovery、クロックデータリカバリ)回路に対しても、PLL回路151と同様に、第2のVCO粗調整処理を行うことが可能である。
次に、図19及び図20を参照して、CDR回路が内蔵するPLL回路151において、VCO粗調整回路171が、LPF131による状態変化電圧の出力を制御する制御方法を説明する。
図19及び図20は、図16及び図17と同様に、リファレンス信号の位相を追従しているときに、ある一定期間内において、フェーズディテクタ21が検出した、クロック信号とリファレンス信号との位相差の分布を示している。
図19に示すように、位相差の分布の最頻値が−180度(180度)付近に存在する場合には、クロック信号とリファレンス信号との位相は、ほぼ逆位相となっていることを示す。
これに対して、図20に示すように、位相差の分布の最頻値が−180度から−90度側にずれた場合、クロックの位相とリファレンス信号との位相が、逆位相ではないことを示す。
VCO粗調整回路171は、フェーズディテクタ21からの位相差信号が、図19に示すような分布を示している場合、動作点のロック状態は維持していると判断できるため、LPF131を制御して、LPF131に状態変化電圧を出力させ続ける。なお、図19及び図20を参照して説明するCDR回路においては、動作点がロック状態である場合に、クロック信号とリファレンス信号との位相が、逆位相となる。
また、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号が、図20に示すような分布を示している場合、動作点のロック状態が維持できない状態になりつつあると判断できる。そこで、VCO粗調整回路171は、VCO制御電圧特性の変化に、VCO制御電圧が追従できるようになるまで、すなわち、図19に示すような分布を示している位相差信号が、フェーズディテクタ21からVCO粗調整回路171に入力されようになるまで、LPF131を制御して、LPF131に、状態変化電圧を出力することを一時中断させる(VCO制御電圧特性の粗調整を一時中断させる)。
第2のVCO粗調整処理では、ステップS27において、VCO粗調整回路171は、フェーズディテクタ21からの位相差信号に基づいて、クロック信号とリファレンス信号との位相差の最頻値が、0度付近に存在するか否かを判定し、位相差の最頻値が0度付近に存在しないと判定した場合、ステップS28において、NMOS82のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断することとしたが、これに限定されない。
すなわち、例えば、フェーズディテクタ21からVCO粗調整回路171に、位相差信号に代えて、UP信号及びDN信号を入力させるようにして、VCO粗調整回路171は、フェーズディテクタ21から、レベルがHレベルのUP信号が連続して入力された場合、又はレベルがHレベルのDN信号が連続して入力された場合には、粗調整されているVCO制御電圧特性の変化に、VCO制御電圧が追従できずに、動作点のロック状態が解除されつつあると判断できるため、NMOS82のゲート電圧の電位を下げる処理を、予め決められた期間だけ中断するようにしてもよい。
これらのことは、第2のVCO粗調整処理におけるステップS34及びステップS35についても同様のことがいえる。
第2のVCO粗調整処理では、ステップS28において、NMOS82のゲート電圧を下げる処理が、予め決められた期間だけ中断されることとしたが、これに限定されない。
すなわち、例えば、ステップS28では、位相差の最頻値が、0度から90度側(又は−90度側)にずれたところで検出されるようになったときから、位相差の最頻値が、0度から90度側(又は−90度側)にずれたところで連続して所定の回数だけ検出されなくなったときまでの期間だけ、NMOS82のゲート電圧を低下させる処理が中断されるようにしてもよい。
この場合、ロック状態が解除されつつある状態から、ロック状態を充分に維持できている状態となるまで、NMOS82のゲート電圧を下げる処理が中断されることとなるため、予め決められた期間だけ中断する場合と比較して、ロック状態が解除されることを防止する精度をより向上させることが可能となる。
なお、かかる期間が経過したか否かは、VCO粗調整回路171により、フェーズディテクタ21からの位相差信号に基づいて判定される。これらのことは、第2のVCO粗調整回路のステップS35についても同様のことがいえる。
本発明の第1の実施の形態であるPLL回路111では、LPF131a乃至131dにより、VCO粗調整回路62からの図9Aに示したようなオフ状態変化電圧を、図9Bに示したようなオフ状態変化電圧に変換することとしたが、これに限定されない。
その他、例えば、LPF131a乃至131dを、それぞれ、デジタル信号をアナログ信号に変換するDAC(Digital to Analog Converter)に置き換えるとともに、VCO粗調整回路62が、図9Bに示したようなオフ状態変化電圧をデジタル信号として生成し、生成したデジタル信号を、置き換えられたDACにより、図9Bに示したようなアナログ信号のオフ状態変化電圧に変換させるようにしてもよい。
本明細書において、第1のVCO粗調整処理、及び第2のVCO粗調整処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
21 フェーズディテクタ, 22 チャージポンプ, 23 ループフィルタ, 25 1/n分周器, 61 コンパレータ, 62 VCO粗調整回路, 131a乃至131d LPF, 132 バッファ, 171 VCO粗調整回路
Claims (4)
- 所定のタイミングにおいて、H(high)レベル又はL(low)レベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第1の状態変化電圧を生成する状態変化電圧生成手段と、
前記第1の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第2の状態変化電圧に変換する変換手段と、
制御電圧に対応する発振周波数を発生させるVCO(voltage controlled oscillator)であって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第2の状態変化電圧を入力する入力手段と
を含む信号処理装置。 - 前記特性の変化により、前記VCOによるロック状態が解除されつつある場合、前記入力手段に、変換後の前記第2の状態変化電圧の入力を中断させ、所定の期間だけ待機した後、変換後の前記第2の状態変化電圧の入力を再開させる制御手段をさらに含む
請求項1に記載の信号処理装置。 - 前記変換手段は、前記状態変化電圧に対して、ローパスフィルタリング処理を行い、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で変化する状態変化電圧に変換する
請求項1に記載の信号処理装置。 - 制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに前記状態変化電圧を入力する信号処理装置の信号処理方法において、
前記信号処理装置は、
状態変化電圧生成手段と、
変換手段と、
入力手段と
を含み、
前記状態変化電圧生成手段が、所定のタイミングにおいて、Hレベル又はLレベルのうちのいずれか一方のレベルから、他方のレベルに不連続に変化する第1の状態変化電圧を生成し、
前記変換手段が、前記第1の状態変化電圧を、前記一方のレベルから、前記他方のレベルに、予め決められた変化率で連続的に変化する第2の状態変化電圧に変換し、
前記入力手段が、制御電圧に対応する発振周波数を発生させるVCOであって、入力される状態変化電圧のレベルの変化に応じて、発生させる前記発振周波数の特性が変化する前記VCOに、変換後の前記第2の状態変化電圧を入力する
ステップを含む信号処理方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Pllシンセサイザ |
JP2014158146A (ja) * | 2013-02-15 | 2014-08-28 | Toppan Printing Co Ltd | Pll回路 |
JP2015178982A (ja) * | 2014-03-19 | 2015-10-08 | アイシン精機株式会社 | 形状測定装置及び形状測定方法 |
JP2016129415A (ja) * | 2010-05-28 | 2016-07-14 | マーベル ワールド トレード リミテッド | Pllにおけるドリフト補償の方法及び装置 |
-
2008
- 2008-09-29 JP JP2008250284A patent/JP2010081513A/ja not_active Withdrawn
Cited By (4)
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---|---|---|---|---|
JP2016129415A (ja) * | 2010-05-28 | 2016-07-14 | マーベル ワールド トレード リミテッド | Pllにおけるドリフト補償の方法及び装置 |
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