WO2015068235A1 - 共振器、位相同期回路及び半導体集積回路装置 - Google Patents

共振器、位相同期回路及び半導体集積回路装置 Download PDF

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Definitions

  • the present invention relates to a resonator used in a phase locked loop.
  • a semiconductor integrated circuit device is equipped with a phase locked circuit (Phase Locked Loop) in order to generate a processing clock of a logic circuit or a transmission signal clock.
  • Phase locked loop PLL
  • a phase locked loop (PLL) mounted on a semiconductor integrated circuit device includes an analog circuit (in particular, a voltage controlled oscillator (VCO)). For this reason, a calibration technique for automatically adjusting the PLL so as to satisfy desired characteristics is known.
  • Japanese Patent Laid-Open No. 2008-219513 discloses a PLL calibration technique.
  • the PLL requires a calibration function that can be adjusted so that the semiconductor integrated circuit device satisfies desired characteristics. Further, in the semiconductor integrated circuit device mounted on the communication device, it is necessary to change the operating frequency of the PLL by changing the communication speed.
  • an LC resonator When an LC resonator is used as a voltage controlled oscillator in a PLL, calibration for selecting a resonance frequency band of the LC resonator is necessary in order to establish a desired PLL operation.
  • the LC resonator has a narrow frequency variable range, and it is difficult to output a signal having a wide frequency range.
  • Patent Document 1 As a conventional calibration technique, there is a technique for compensating the PLL operation by adjusting the output voltage of the LDO in response to the change of the reference clock frequency during the test, as disclosed in Patent Document 1.
  • the conventional calibration technique can only finely adjust the VCO variable range by increasing / decreasing the reference clock frequency, and control such as frequency change of the PLL output frequency by an external signal cannot be realized.
  • An object of the present invention is to provide an LCVCO that operates in a wide frequency range.
  • Another object of the present invention is to provide a PLL that can adjust the lock frequency over a wide range by external control.
  • Still another object of the present invention is to provide an interface device capable of operating in a wide frequency range.
  • a typical example of the invention disclosed in the present application is as follows. That is, a resonator to which a voltage is supplied from a constant voltage source, wherein the constant voltage source outputs an output voltage adjusted by a voltage adjustment signal to the resonator, and the resonator has an input control signal and A clock signal with a variable frequency is output by changing a capacitance in accordance with a frequency adjustment signal, and a frequency of the clock signal is changed with a voltage output from the constant voltage source.
  • a resonator having a wide oscillation frequency range can be provided. Problems, configurations, and effects other than those described above will become apparent from the description of the following embodiments.
  • FIG. 1 is a diagram illustrating a configuration example of the LCVCO 11 and peripheral circuits in the present embodiment.
  • a constant voltage source 10 and an LC resonator (LCVCO) 11 are provided.
  • the constant voltage source 10 includes a band gap reference (BGR) 3 and a regulator 12.
  • the regulator 12 outputs the input BGR output voltage (V BGR ) and the regulator output voltage (V LDO ) adjusted by the regulator output voltage adjustment signal (S LDO_CAL ) as the power supply voltage of the LCVCO 11.
  • the LCVCO 11 has a function of outputting a VCO clock (F VCO ) having a frequency corresponding to the input regulator output voltage (V LDO ), VCO control signal (V C ), and VCO frequency adjustment signal (S F ).
  • V LDO input regulator output voltage
  • V C VCO control signal
  • S F VCO frequency adjustment signal
  • the regulator output voltage (V LDO ) is branched into two, each of which is input to one terminal of the inductances 111, 111.
  • a capacitor 112 is connected between the other terminals of the inductances 111 and 111.
  • the capacitance 112 can change the capacitance value by a VCO control signal (V C ) and a VCO frequency adjustment signal (S F ).
  • a VCO output clock (F VCO ) that is a sine wave having a reverse phase relationship is output from each of the other terminals of the inductances 111 and 111 via the buffer 113.
  • the buffer 113 may be connected only to the terminal of one inductance 111, and the clock may be output from only one path.
  • the other terminals of the inductances 111 and 111 are connected to the drain terminals of the transistors 114 and 114, respectively.
  • the source terminal of each transistor 114 is connected to the ground.
  • the gate terminal of each transistor 114 is connected to the other terminal of the inductance 111 on the opposite side, and a reverse phase signal is input.
  • the LCVCO 11 By configuring the LCVCO 11 as shown in the figure, it is possible to output a clock that varies from 0 to a power supply voltage range. Since this signal always crosses the level determination threshold at the power supply voltage, an easy-to-use signal can be output regardless of the configuration of the next stage.
  • a MOSFET is used as the transistor 114, but a bipolar transistor may be used.
  • FIG. 2 is a diagram illustrating a configuration example of the capacitor 112 in the present embodiment.
  • the capacitor 112 receives a VCO control signal (V C ) and a VCO frequency adjustment signal (S F ).
  • the capacitor 112 includes varactors 1121 and 1122, switches 1125, 1128, and 1131, and capacitors 1123, 1124, 1126, 1127, 1129, and 1130.
  • the varactors 1121 and 1122 are diodes whose capacitance values change depending on the voltage value of the VCO control signal (V C ).
  • the selection states of the capacitors 1123, 1124, 1126, 1127, 1129, and 1130 are changed when the switches 1125, 1128, and 1131 are switched ON / OFF depending on the value of the VCO frequency adjustment signal (S F ).
  • the capacitance value of the entire capacitor 112 is changed by the VCO control signal (V C ) and the VCO frequency adjustment signal (S F ).
  • MOSFETs are used for the switches 1125, 1128, and 1311, but bipolar transistors may be used.
  • the VCO frequency adjustment signal (S F ) is decomposed into a plurality of VCO frequency adjustment signals ⁇ 0: 2> (SF ⁇ n>) by the decoder 1132, and controls the switches 1125, 1128, and 1131. By this control, the oscillation frequency of the LCVCO 11 can be changed by the VCO control signal (V C ) and the VCO frequency adjustment signal (S F ).
  • the configuration of the capacitor 112 is not limited to the configuration shown in FIG.
  • FIG. 3 is a diagram illustrating a first configuration example of the regulator 12.
  • the regulator 12 of the first configuration example includes transistors 122, 123, 124, 125, resistors 126, 127, 128 and an operational amplifier 121.
  • the transistors 122, 123, 124, and 125 constitute a current mirror circuit, and the current that flows from the BGR output voltage (V BGR ) and flows to the ground through the transistor 124 is determined by the MOS 122 according to the set current mirror ratio.
  • LDO reference current (I LDO_REF ) which is the drain current of.
  • the current mirror ratio of the current mirror circuit is set by a regulator output voltage adjustment signal (S LDO_CAL ).
  • the LDO reference current (I LDO_REF ) is input to the resistor (R1) 126, and an LDO reference voltage (V LDO_REF ) is generated.
  • the generated LDO reference current (I LDO_REF ) is input to the operational amplifier 121.
  • the operational amplifier 121 is configured such that the LDO feedback voltage (V LDO_FB ) divided by the resistor (R 2) 127 and the resistor (R 3) 128 of the regulator output voltage (V LDO ) and the LDO reference voltage (V LDO_REF ) have the same potential. Perform feedback control. When the operational amplifier 121 becomes stable by this feedback control, the regulator output voltage (V LDO ) can be expressed by the following equation.
  • the LDO reference current (I LDO_REF ) can be changed by the regulator output voltage adjustment signal (S LDO_CAL ), and the regulator output voltage (V LDO ) can be changed.
  • the regulator 12 is not limited to the configuration shown in FIG. 3 as long as the same operation as the first configuration example is realized.
  • FIG. 4A, 4B, 5A, and 5B are diagrams for explaining the operating characteristics of the LCVCO 11.
  • FIG. 4A, 4B, 5A, and 5B are diagrams for explaining the operating characteristics of the LCVCO 11.
  • LCVCO11 operates the regulator output voltage (V LDO) as a power supply voltage, but the frequency is changed when the regulator output voltage (V LDO) is changed.
  • LCVCO11 is mainly regulator output voltage (V LDO), the oscillation operation to output a sin wave amplitude corresponding to the regulator output voltage (V LDO).
  • V LDO regulator output voltage
  • FIG. 5A and 5B show the frequency characteristics of the LCVCO 11.
  • the target values of the oscillation frequency of the LCVCO 11 are F VCO_A and F VCO_B
  • the frequency variable range of the LCVCO 11 cannot cover both F VCO_A and F VCO_B . Therefore, when outputting F VCO_A the regulator output voltage (V LDO) is set to A, when outputting the F VCO_B sets the regulator output voltage (V LDO) to B.
  • the LCVCO 11 can be operated in a frequency range that is equal to or higher than the frequency variable range that the LCVCO 11 originally has.
  • FIG. 6 is a diagram illustrating a second configuration example of the regulator 12.
  • the regulator 12 of the second configuration example includes a switch and a resistor, and receives a regulator output voltage adjustment signal (S LDO_CAL ).
  • the input regulator output voltage adjustment signal (S LDO_CAL ) is decomposed into a plurality of regulator output voltage adjustment signals ⁇ 4: 0> (S LDO_CAL ) by the decoder, and controls each switch. With this control, a resistor is selected when the switch is turned on, and the resistance value of the regulator 12 varies depending on the value of the regulator output voltage adjustment signal (S LDO_CAL ).
  • the regulator output voltage (V LDO ) determined by the IR drop of the operating current of the LCVCO 11 changes, and the operating frequency of the LCVCO 11 changes.
  • the regulator 12 is not limited to the configuration shown in FIG. 6 as long as the same operation as the second configuration example is realized.
  • the oscillation frequency range of the LCVCO due to the LC resonance having a narrow resonance frequency can be expanded.
  • FIG. 7 is a diagram illustrating a configuration example of a PLL in the second embodiment.
  • phase frequency comparator 13 includes a phase frequency comparator 13, a charge pump 14, a loop filter 15, a voltage selector 16, an LCVCO 11, a regulator 12, a frequency divider 17, and a logic unit 18.
  • the phase frequency comparator 13 compares the feedback clock (F B ) output from the frequency divider 17 whose frequency division number is set by the rate determination signal (S RATE ) with the reference clock (F REF ), Output phase difference signal.
  • the output phase difference signal is input to the LCVCO 11 as the VCO control voltage (V C ) through the charge pump 14, the loop filter 15 and the voltage selector 16.
  • the frequency and phase of the VCO output clock (F VCO ) output from the LCVCO 11 are controlled to a predetermined value by the VCO control voltage (V C ).
  • the logic unit 18 generates a regulator output voltage adjustment signal (S LDO_CAL ) from the output signal from the frequency divider 17, the reference clock (F REF ), and the rate determination signal (S RATE ), and outputs the regulator output voltage adjustment signal (S LDO_CAL ) to the regulator 12. Adjust the output voltage (V LDO ).
  • the logic unit 18 generates a VCO frequency adjustment signal (S F ) from the output signal from the frequency divider 17, the reference clock (F REF ), and the rate determination signal (S RATE ), and outputs the VCO frequency adjustment signal (S F ) to the LCVCO 11. Accordingly, the logic unit 18 has a function of adjusting the frequency of the VCO output clock (F VCO ) so as to fall within a predetermined frequency range.
  • a calibration method for adjusting the frequency of the VCO output clock (F VCO ) will be described with reference to FIGS. 7 and 8.
  • the reference voltage generator 19 generates a VCO reference voltage (V VCO_REF ) from the input VCO reference voltage adjustment signal (S VCO_REF ).
  • the rate determination signal (S RATE ) is set to a predetermined value X
  • the VCO reference voltage adjustment signal (S VCO_REF ) is set to a predetermined value Y
  • the regulator output voltage adjustment signal (S LDO_CAL ) is set to a predetermined value Z.
  • the logic unit 18 counts the output signal of the frequency divider 17 and calculates the count result N1 (182). Note that the count time is generated from the reference clock (F REF ).
  • the frequency of the VCO output clock (F VCO ) is lower than the target frequency. Therefore, the frequency of the VCO output clock (F VCO ) is increased by incrementing the VCO frequency adjustment signal (S F ) (189). Further, the logic unit 18 counts the output signal of the frequency divider 17 (182).
  • the regulator output voltage adjustment signal (S LDO_CAL ) is not the maximum value (NO in 18D)
  • the regulator output voltage adjustment signal (S LDO_CAL ) is incremented to decrease the frequency of the VCO output clock (F VCO ) (18C). Further, the logic unit 18 counts the output signal of the frequency divider 17 (182).
  • the VCO frequency adjustment signal (S F ) and the regulator output voltage adjustment signal (S LDO_CAL ) are adjusted to adjust the VCO output clock (F VCO ). Since the frequency cannot be increased any more, the state transits to an error state and ends abnormally (18J).
  • the VCO frequency adjustment signal (S F ) is not 0 (NO at 183), the VCO frequency adjustment signal (S F ) is not maximum (NO at 185), and the count result N1 is smaller than the target value A (186) NO), the VCO frequency adjustment signal (S F ) is incremented to increase the frequency of the VCO output clock (F VCO ) (187). Further, the logic unit 18 counts the output signal of the frequency divider 17 (182).
  • the regulator output voltage adjustment signal (S LDO_CAL ) is the minimum (18E). YES), the frequency of the VCO output clock (F VCO ) cannot be increased any more by adjusting the VCO frequency adjustment signal (S F ) and the regulator output voltage adjustment signal (S LDO_CAL ). The process ends abnormally (181).
  • the regulator output voltage adjustment signal (S LDO_CAL ) is not the minimum (NO in 18E)
  • the regulator output voltage adjustment signal (S LDO_CAL ) is decremented and the VCO frequency adjustment signal (S F ) is set to the minimum value (18F ). Further, the logic unit 18 counts the output signal of the frequency divider 17 (182).
  • the second embodiment by adjusting the output voltage of the LDO, it is possible to widen the oscillation frequency range of the LCVCO and provide a PLL having a wide operating frequency range.
  • FIG. 9 is a diagram for explaining a first modification of the PLL in the second embodiment.
  • phase frequency comparator 13 includes a phase frequency comparator 13, a charge pump 14, a loop filter 15, an LCVCO 11, a regulator 12, a frequency divider 17, and a lookup table 1A.
  • the phase frequency comparator 13 compares the feedback clock (F B ) output from the frequency divider 17 whose frequency division number is set by the rate determination signal (S RATE ) with the reference clock (F REF ), Output phase difference signal.
  • the output phase difference signal is input to the LCVCO 11 as a VCO control voltage (V C ) through the charge pump 14 and the loop filter 15.
  • the frequency and phase of the VCO output clock (F VCO ) output from the LCVCO 11 are controlled to a predetermined value by the VCO control voltage (V C ).
  • the look-up table 1A includes a VCO frequency adjustment signal (S F ), a regulator output voltage adjustment signal (S LDO_CAL ), and a minute for realizing the frequency of the VCO output clock (F VCO ) determined from the rate determination signal (S RATE ). It holds the value of the division number setting signal (S DIV), and outputs the determined values to LCVCO11 and the regulator 12.
  • S F VCO frequency adjustment signal
  • S LDO_CAL regulator output voltage adjustment signal
  • S DIV division number setting signal
  • the look-up table 1A determines the regulator output voltage adjustment signal (S LDO_CAL ) from the reference clock (F REF ) and the rate determination signal (S RATE ), outputs the regulator output voltage adjustment signal (S LDO_CAL ) to the regulator 12, and outputs the regulator output voltage (V LDO ). Adjust. Further, the lookup table 1A determines the VCO frequency adjustment signal (S F ) from the reference clock (F REF ) and the rate determination signal (S RATE ), and outputs it to the LCVCO 11. Further, the look-up table 1A determines the frequency division number setting signal (S DIV ) from the reference clock (F REF ) and the rate determination signal (S RATE ), and outputs it to the frequency divider 17. Thus, the look-up table 1A has a function of adjusting the frequency of the VCO output clock (F VCO ) to be in a predetermined frequency range and adjusting the frequency divider 17 to operate at a predetermined frequency division number. .
  • the PLL according to the first modification has an effect that calibration for adjusting the frequency of the VCO output clock (F VCO ) is not required.
  • FIG. 10 is a diagram for explaining a second modification of the PLL in the second embodiment.
  • phase frequency comparator 13 includes a phase frequency comparator 13, a charge pump 14, a loop filter 15, a comparator 1B, an LCVCO 11, a regulator 12, a frequency divider 17, and a logic unit 18.
  • the phase frequency comparator 13 compares the feedback clock (F B ) output from the frequency divider 17 whose frequency division number is set by the rate determination signal (S RATE ) with the reference clock (F REF ), Output phase difference signal.
  • the output phase difference signal is input to the LCVCO 11 as a VCO control voltage (V C ) through the charge pump 14 and the loop filter 15.
  • the frequency and phase of the VCO output clock (F VCO ) output from the LCVCO 11 are controlled to a predetermined value by the VCO control voltage (V C ).
  • the comparator 1B receives the VCO control voltage (V C ) output from the loop filter 15, compares the value of the VCO control voltage (V C ) with a predetermined voltage threshold, and outputs a level determination signal (S COM ). Output to the logic unit 18.
  • the logic unit 18 determines the regulator output voltage adjustment signal (S LDO_CAL ) from the level determination signal (S COM ), the reference clock (F REF ), and the rate determination signal (S RATE ), and outputs the regulator output voltage adjustment signal (S LDO_CAL ) to the regulator 12 for output of the regulator Adjust the voltage (V LDO ). Further, the logic unit 18 determines the VCO frequency adjustment signal (S F ) from the reference clock (F REF ) and the rate determination signal (S RATE ), and outputs the VCO frequency adjustment signal (S F ) to the LCVCO 11.
  • the logic unit 18 determines the frequency division number setting signal (S DIV ) from the reference clock (F REF ) and the rate determination signal (S RATE ), and outputs it to the frequency divider 17. Accordingly, the logic unit 18 has a function of adjusting the frequency of the VCO output clock (F VCO ) so as to be in a predetermined frequency range and adjusting the frequency divider 17 so as to operate at a predetermined frequency division number.
  • 11A to 11C are diagrams for explaining a configuration example of the comparator 1B.
  • the comparator 1B includes a determination voltage generation circuit 1B1, a comparator 1B2, a window comparator 1B3, and a logic unit 1B4.
  • the comparator 1B compares the value of the VCO control voltage (V C ) with the comparator determination voltages (V COM1 , V COM2 , V COM3 ) generated by the determination voltage generation circuit 1B1, and compares the VCO control voltage (V C ). judge.
  • the logic unit 1B4 receives the comparator determination signal (S COM1 ) and the window comparator determination signal (S WCOM ), and outputs a level determination signal (S COM ) according to the truth table shown in FIG. 11C.
  • the PLL is closed loop.
  • the rate determination signal (S RATE ) is set to a predetermined value X
  • the regulator output voltage adjustment signal (S LDO_CAL ) is set to a predetermined value Z (18K).
  • the logic unit 18 waits for a predetermined time (18L).
  • the waiting time is set to 10 ⁇ s, but the time is not limited to this time as long as it is a sufficient time until the PLL is locked.
  • the logic unit 18 determines a level determination signal (S COM ) (18M).
  • level determination signal (S COM) is 0, VCO frequency adjustment signal to maintain the (S F) and the regulator output voltage adjustment signal (S LDO_CAL) the current value (18P), for successful completion of the calibration (18H ).
  • the regulator output voltage adjustment signal (S LDO_CAL ) is incremented, the VCO frequency adjustment signal (S F ) is set to 0 (18T), the frequency of the VCO output clock (F VCO ) is lowered, and further level determination The signal (S COM ) is determined (18M).
  • the level determination signal (S COM ) is 1 if the VCO frequency adjustment signal (S F ) is not the maximum (NO at 18N), the VCO frequency adjustment signal (S F ) is incremented and the VCO output clock (F after raising the frequency of the VCO) (18O), further determines the level determination signal (S COM) (18M).
  • the regulator output voltage adjustment signal (S LDO_CAL ) is decremented. Then, the VCO frequency adjustment signal (S F ) is set to 0 (18R), and the level determination signal (S COM ) is further determined (18M).
  • FIG. 13 is a block diagram for explaining the configuration of the interface device in the third embodiment.
  • the interface apparatus C of this embodiment includes a receiver 4, a clock data recovery (CDR) 5, a band gap reference 3, a reception PLL (RXPLL) 1, a serial / parallel converter 6, a parallel / serial converter 7, a frequency dividing circuit 9, and a transmission. It is composed of a PLL (TXPLL) B, a rate control unit (RATE) A, and a driver (DRV) 8, and has a function of generating transmission data (D TX ) obtained by shaping the waveform of deteriorated reception data (D RX ).
  • the receiver 4 receives the reception data (D RX ).
  • Clock data recovery (CDR) 5 is recovery data (D CDR) from the output signal of the receiver 4 that receives the data and generates a recovery clock (F CDR).
  • RXPLL1 receives a reference clock (F REF ) and a BGR output voltage (V BGR ) that is an output voltage of BGR3, and supplies an RX clock (F PLL_RX ) to CDR5.
  • the serial / parallel converter 6 converts the recovery data (D CDR ) into parallel data using the recovery clock (F CDR ) to generate parallel data (D PARA ).
  • the parallel-serial converter 7 converts parallel data (D PARA ) into serial data and generates transmission data.
  • the driver (DRV) 8 amplifies the signal output from the parallel-serial converter 7 and generates transmission data (D TX ).
  • the frequency dividing circuit 9 divides the recovery clock (F CDR ) by a factor of N and supplies it to TXPLLB.
  • the TXPLLB is input with the signal output from the frequency dividing circuit 9 as a reference clock, is input with the BGR output voltage (V BGR ), and supplies the TX clock (F PLL_TX ) to the parallel-serial converter 7.
  • RXPLL1 and TXPLLB have the LDO and LCVCO of the above-described embodiment.
  • the LDO and LCVCO used for RXPLL1 and TXPLLB may be those of any of the embodiments described above.
  • the rate control unit (RATE) A extracts a rate determination signal (S RATE ) from the recovery data (D CDR ), transmits it to the RXPLL1 and TXPLLB, and controls the output clock frequencies of the RXPLL1 and TXPLLB.
  • interface device C of the third embodiment may be mounted on a semiconductor integrated circuit.
  • Received data includes a signal for setting a data rate.
  • the interface device C extracts a signal for setting the data rate from the received data (D RX ), and changes the data rate so as not to hinder communication.
  • the reception data (D RX ) includes a data rate setting signal (AN: Auto Negotiation) and data (SYNC) for setting the data rate. Since the data rate of the data rate setting signal (AN) is determined, the interface apparatus C can receive the data rate setting signal (AN).
  • AN Auto Negotiation
  • SYNC data for setting the data rate. Since the data rate of the data rate setting signal (AN) is determined, the interface apparatus C can receive the data rate setting signal (AN).
  • the rate control unit (RATE) A analyzes the data rate setting signal (AN) from the recovery data (D CDR ) and determines the required data rate. .
  • the rate control unit (RATE) A determines a rate determination signal (S RATE ) and transmits it to RXPLL1 and TXPLLB so that the interface apparatus C operates at the determined data rate.
  • the RXPLL 1 and TXPLLB When receiving the rate determination signal (S RATE ), the RXPLL 1 and TXPLLB start calibration for changing the frequency of the RX clock (F PLL_RX ) and the TX clock (F PLL_TX ). RXPLL1 and TXPLLB perform calibration using the PLL of the second embodiment (including the first and second modifications).
  • the interface device C of the third embodiment can cope with a plurality of data rates at low cost.
  • the present invention is not limited to the above-described embodiments, and includes various modifications and equivalent configurations within the scope of the appended claims.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and the present invention is not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment may be replaced with the configuration of another embodiment.
  • another configuration may be added, deleted, or replaced.
  • each of the above-described configurations, functions, processing units, processing means, etc. may be realized in hardware by designing a part or all of them, for example, with an integrated circuit, and the processor realizes each function. It may be realized by software by interpreting and executing the program to be executed.
  • Information such as programs, tables, and files that realize each function can be stored in a storage device such as a memory, a hard disk, and an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, and a DVD.
  • a storage device such as a memory, a hard disk, and an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, and a DVD.
  • control lines and information lines indicate what is considered necessary for the explanation, and do not necessarily indicate all control lines and information lines necessary for mounting. In practice, it can be considered that almost all the components are connected to each other.

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Abstract

　定電圧源から電圧が供給される共振器であって、前記定電圧源は電圧調整信号によって調整された出力電圧を前記共振器に出力し、前記共振器は、入力された制御信号及び周波数調整信号に応じて容量を可変することによって、周波数を可変したクロック信号を出力し、前記定電圧源から出力された電圧によって前記クロック信号の周波数を可変することを特徴とする。

Description

共振器、位相同期回路及び半導体集積回路装置
　本発明は、位相同期回路に用いられる共振器に関する。
　一般に半導体集積回路装置には、論理回路の処理クロックを生成したり、又は送信信号クロックを生成するために、位相同期回路（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）が搭載される。半導体集積回路装置に搭載される位相同期回路（ＰＬＬ）は、アナログ回路（特に、電圧制御発振器（ＶＣＯ））を備えている。このため、ＰＬＬが所望の特性を満たすように自動的に調整するキャリブレーション技術が知られている。
　例えば、特開２００８－２１９５１３号公報は、ＰＬＬのキャリブレーション技術を開示している。
　ＰＬＬは、半導体集積回路装置が所望の特性を満たすように調整できるキャリブレーション機能が必要とされる。また、通信装置に搭載された半導体集積回路装置では、通信速度の変更によって、ＰＬＬの動作周波数を変更する必要がある。
　ＰＬＬにおいて、電圧制御発振器としてＬＣ共振器を用いる場合、所望のＰＬＬ動作を確立するために、ＬＣ共振器の共振周波数帯を選択するキャリブレーションが必要である。しかし、一般に、ＬＣ共振器は、周波数可変範囲が狭く、広帯域の周波数の信号を出力することが困難である。
　近年、通信速度が高速になり、ＬＣ共振器の周波数可変範囲では、ＰＬＬの出力周波数の変更に対応することが困難である。
　従来のキャリブレーション技術には、特許文献１に開示されたように、テスト中に参照クロック周波数が変化することに対応してＬＤＯの出力電圧を調整することによってＰＬＬ動作を補償する技術がある。
　しかし、従来のキャリブレーション技術では、参照クロック周波数の増減によるＶＣＯ可変範囲の微調整しかできず、外部信号によるＰＬＬ出力周波数の周波数変更などの制御は実現できない。
　本発明の目的は、広い周波数範囲で動作するＬＣＶＣＯを提供することにある。
　本発明の他の目的は、外部からの制御により広い範囲でロック周波数を調整することができるＰＬＬを提供することである。
　本発明のさらに他の目的は、広い周波数範囲で動作が可能なインターフェース装置を提供することである。
　本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、定電圧源から電圧が供給される共振器であって、前記定電圧源は電圧調整信号によって調整された出力電圧を前記共振器に出力し、前記共振器は、入力された制御信号及び周波数調整信号に応じて容量を可変することによって、周波数を可変したクロック信号を出力し、前記定電圧源から出力された電圧によって前記クロック信号の周波数を可変することを特徴とする。
　本発明の代表的な実施形態によれば、発振周波数範囲が広い共振器を提供することができる。前述した以外の課題、構成及び効果は、以下の実施例の説明により明らかにされる。
第１の実施例におけるＬＣＶＣＯ及び周辺回路の構成例を説明する図である。 第１の実施例におけるＬＣＶＣＯの容量の構成例を説明する図である。 第１の実施例におけるレギュレータの第１の構成例を説明する図である。 第１の実施例におけるＬＣＶＣＯの動作特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの動作特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの周波数特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの周波数特性を説明する図である。 第１の実施例におけるレギュレータの第２の構成例を説明する図である。 第２の実施例におけるＰＬＬの構成例を説明する図である。 第２の実施例におけるＰＬＬのキャリブレーション動作を説明するフローチャートである。 第２の実施例におけるＰＬＬの第１の変形例を説明する図である。 第２の実施例におけるＰＬＬの第２の変形例を説明する図である。 第２の実施例におけるコンパレータの構成例を説明する図である。 第２の実施例におけるコンパレータの出力を説明する図である。 第２の実施例における論理部が用いる真理値表の構成例を説明する図である。 第２の実施例の第２の変形例におけるＰＬＬのキャリブレーション動作を説明するフローチャートである。 第３の実施例におけるインターフェース装置の構成を説明するブロック図である。 第３の実施例におけるインターフェース装置の伝送速度の調整動作を説明するためのタイミング図である。
　以下、本発明の好適な実施形態について、添付図面を参照しながら詳細に説明する。
　＜実施例１＞
　まず、本発明に係るＬＣ共振器（ＬＣＶＣＯ）の実施例１について、図１～図５を用いて説明する。
　図１は、本実施例におけるＬＣＶＣＯ１１及び周辺回路の構成例を説明する図である。
　本実施例では、定電圧源１０及びＬＣ共振器（ＬＣＶＣＯ）１１が備わる。
　定電圧源１０は、バンドギャップリファレンス（ＢＧＲ）３及びレギュレータ１２によって構成される。レギュレータ１２は、入力されたＢＧＲ出力電圧（ＶＢＧＲ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって調整されたレギュレータ出力電圧（ＶＬＤＯ）をＬＣＶＣＯ１１の電源電圧として出力する。
　ＬＣＶＣＯ１１は、入力されたレギュレータ出力電圧（ＶＬＤＯ）、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）に応じた周波数を持つＶＣＯクロック（ＦＶＣＯ）を出力する機能を有する。
　ＬＣＶＣＯ１１では、レギュレータ出力電圧（ＶＬＤＯ）は二つに分岐され、その各々がインダクタンス１１１、１１１の一方の端子に入力される。インダクタンス１１１、１１１の他方の端子の間には、容量１１２が接続される。容量１１２は、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって容量値を変化することができる。
　また、インダクタンス１１１、１１１の他方の端子の各々からは、バッファ１１３を介して、逆相の関係の正弦波であるＶＣＯ出力クロック（ＦＶＣＯ）が出力される。このため、一つのインダクタンス１１１の端子のみにバッファ１１３を接続し、片側の経路のみからクロックを出力してもよい。
　さらに、インダクタンス１１１、１１１の他方の端子の各々は、トランジスタ１１４、１１４のドレイン端子に接続される。各トランジスタ１１４のソース端子は、グランドに接続される。各トランジスタ１１４のゲート端子は、逆側のインダクタンス１１１の他方の端子に接続され、逆相の信号が入力される。
　ＬＣＶＣＯ１１を図示したように構成することによって、０から電源電圧の範囲で変動するクロックを出力することができる。この信号は、当該電源電圧におけるレベル判定閾値を必ずクロスするので、次段の構成によらず、使いやすい信号を出力することができる。
　図示した実施例では、トランジスタ１１４にＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。
　図２は、本実施例における容量１１２の構成例を説明する図である。
　容量１１２は、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）が入力される。容量１１２は、バラクタ１１２１、１１２２、スイッチ１１２５、１１２８、１１３１及び容量１１２３、１１２４、１１２６、１１２７、１１２９、１１３０から構成される。
　バラクタ１１２１、１１２２は、ＶＣＯ制御信号（ＶＣ）の電圧値によって容量値が変化するダイオードである。容量１１２３、１１２４、１１２６、１１２７、１１２９、１１３０は、ＶＣＯ周波数調整信号（ＳＦ）の値によってスイッチ１１２５、１１２８、１１３１のＯＮ／ＯＦＦが切り替わることによって、その選択状態が変わる。これにより、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって、容量１１２全体の容量値が変わる。図示した実施例では、スイッチ１１２５、１１２８、１１３１にＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。
　ＶＣＯ周波数調整信号（ＳＦ）は、デコーダ１１３２によって、複数のＶＣＯ周波数調整信号＜０：２＞（ＳＦ＜ｎ＞）に分解され、各スイッチ１１２５、１１２８、１１３１を制御する。この制御によって、ＬＣＶＣＯ１１の発振周波数を、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって変化することができる。
　なお、容量１１２の構成は、図２に示す構成に限定されない。
　図３は、レギュレータ１２の第１の構成例を説明する図である。
　第１の構成例のレギュレータ１２は、トランジスタ１２２、１２３、１２４、１２５、抵抗１２６、１２７、１２８及びオペアンプ１２１から構成される。
　トランジスタ１２２、１２３、１２４、１２５は、カレントミラー回路を構成しており、ＢＧＲ出力電圧（ＶＢＧＲ）から流入し、トランジスタ１２４を介してグランドに流れる電流を、設定されたカレントミラー比によって、ＭＯＳ１２２のドレイン電流であるＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）を生成する。カレントミラー回路のカレントミラー比は、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって設定する。ＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）は抵抗（Ｒ１）１２６に入力され、ＬＤＯ参照電圧（ＶＬＤＯ＿ＲＥＦ）が生成される。生成されたＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）は、オペアンプ１２１に入力される。
　オペアンプ１２１は、レギュレータ出力電圧（ＶＬＤＯ）の抵抗（Ｒ２）１２７、抵抗（Ｒ３）１２８によって分圧されたＬＤＯ帰還電圧（ＶＬＤＯ＿ＦＢ）とＬＤＯ参照電圧（ＶＬＤＯ＿ＲＥＦ）が同電位になるように帰還制御を行う。この帰還制御によって、オペアンプ１２１が安定状態となったとき、レギュレータ出力電圧（ＶＬＤＯ）は、下式によって表すことができる。
ＶＬＤＯ＝ＶＬＤＯ＿ＦＢ（（Ｒ２＋Ｒ３）／Ｒ３）
＝ＶＬＤＯ＿ＲＥＦ（（Ｒ２＋Ｒ３）／Ｒ３）
＝ＩＬＤＯ＿ＲＥＦ（Ｒ１）（（Ｒ２＋Ｒ３）／Ｒ３）
　このとき、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によってＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）を変化し、レギュレータ出力電圧（ＶＬＤＯ）を変化することができる。なお、レギュレータ１２は、第１の構成例と同じ動作を実現すれば、図３に示す構成に限定されない。
　図４Ａ、図４Ｂ、図５Ａ、図５Ｂは、ＬＣＶＣＯ１１の動作特性を説明する図である。
　ＬＣＶＣＯ１１は、レギュレータ出力電圧（ＶＬＤＯ）を電源電圧として動作するが、レギュレータ出力電圧（ＶＬＤＯ）が変化すると周波数が変化する。ＬＣＶＣＯ１１はレギュレータ出力電圧（ＶＬＤＯ）を中心に、レギュレータ出力電圧（ＶＬＤＯ）に応じた振幅でｓｉｎ波を出力する発振動作をする。このときＬＣＶＣＯ１１の時定数は変わらないため、図４Ａ、図４Ｂに示すように、レギュレータ出力電圧（ＶＬＤＯ）が低い方が発振周波数が速くなる。
　図５Ａ、図５ＢにＬＣＶＣＯ１１の周波数特性を示す。
　ＡがＢより大きい場合、レギュレータ出力電圧（ＶＬＤＯ）＝Ｂの方がＬＣＶＣＯ１１の発振周波数は速くなる。例えば、ＬＣＶＣＯ１１の発振周波数の目標値が、ＦＶＣＯ＿ＡとＦＶＣＯ＿Ｂである場合、ＬＣＶＣＯ１１の周波数可変範囲は、ＦＶＣＯ＿ＡとＦＶＣＯ＿Ｂとの両方をカバーできない。そこで、ＦＶＣＯ＿Ａを出力する場合はレギュレータ出力電圧（ＶＬＤＯ）をＡに設定して、ＦＶＣＯ＿Ｂを出力する場合はレギュレータ出力電圧（ＶＬＤＯ）をＢに設定する。これによって、ＬＣＶＣＯ１１が本来持つ周波数可変範囲以上の周波数範囲でＬＣＶＣＯ１１を動作させることができる。
　図６は、レギュレータ１２の第２の構成例を説明する図である。
　第２の構成例のレギュレータ１２は、スイッチ及び抵抗で構成されており、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が入力される。入力されたレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は、デコーダによって、複数のレギュレータ出力電圧調整信号＜４：０＞（ＳＬＤＯ＿ＣＡＬ）に分解され、各スイッチを制御する。この制御によって、スイッチがＯＮになった場合に抵抗が選択され、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）の値によってレギュレータ１２の抵抗値が変化する。抵抗値が変化すると、ＬＣＶＣＯ１１の動作電流のＩＲドロップによって決まるレギュレータ出力電圧（ＶＬＤＯ）が変化し、ＬＣＶＣＯ１１の動作周波数が変化する。
　このため、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって、ＬＣＶＣＯ１１の発振周波数が変化する。なお、レギュレータ１２は、第２の構成例と同じ動作を実現すれば、図６に示す構成に限定されない。
　以上に説明したように第１の実施例によると、ＬＤＯの出力電圧を調整することによって、共振周波数が狭いＬＣ共振によるＬＣＶＣＯの発振周波数範囲を広げることができる。
　＜実施例２＞
　本発明に係る位相同期回路（ＰＬＬ）の実施例について説明する。図７は、第２の実施例におけるＰＬＬの構成例を説明する図である。
　図７に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、電圧セレクタ１６、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及び論理部１８から構成される。
　位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４、ループフィルタ１５及び電圧セレクタ１６を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
　論理部１８は、分周器１７からの出力信号、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を生成し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、論理部１８は、分周器１７からの出力信号、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を生成し、ＬＣＶＣＯ１１に出力する。これによって、論理部１８は、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整する機能を有する。
　図７及び図８を用いて、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するキャリブレーション方法について説明する。
　初期状態１８１では、ＰＬＬはオープンループとなる。つまり、電圧セレクタ１６をＳ＝２に設定することによって、ＶＣＯ参照電圧（ＶＶＣＯ＿ＲＥＦ）がＶＣＯ制御信号（ＶＣ）として選択されている状態とする。参照電圧生成部１９は、入力されたＶＣＯ参照電圧調整信号（ＳＶＣＯ＿ＲＥＦ）からＶＣＯ参照電圧（ＶＶＣＯ＿ＲＥＦ）を生成する。また、レート決定信号（ＳＲＡＴＥ）は所定の値Ｘとし、ＶＣＯ参照電圧調整信号（ＳＶＣＯ＿ＲＥＦ）は所定の値Ｙとし、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は所定の値Ｚとする。
　この状態で、論理部１８は分周器１７の出力信号をカウントして、カウント結果Ｎ１を算出する（１８２）。なお、カウント時間は、参照クロック（ＦＲＥＦ）から生成される。
　ＶＣＯ周波数調整信号（ＳＦ）が０であり（１８３でＹＥＳ）、かつ、カウント結果Ｎ１が目標値Ａより小さい場合（１８ＡでＹＥＳ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数は目標周波数より低いので、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げる（１８９）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
　カウント結果Ｎ１が目標値Ａより大きい場合（１８ＡでＮＯ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が目標周波数より高いので、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を遅くする必要がある。レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大値ではない場合（１８ＤでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を落とす（１８Ｃ）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
　レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大値である場合（１８ＤでＹＥＳ）、ＶＣＯ周波数調整信号（ＳＦ）とレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を調整してＶＣＯ出力クロック（ＦＶＣＯ）の周波数をこれ以上上げることができないため、エラーステートに遷移して異常終了する（１８Ｊ）。
　ＶＣＯ周波数調整信号（ＳＦ）が０ではなく（１８３でＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）が最大ではなく（１８５でＮＯ）、かつ、カウント結果Ｎ１が目標値Ａより小さい場合（１８６でＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げる（１８７）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
　ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８５でＹＥＳ）、カウント結果Ｎ１が目標値Ａより大きい場合（１８ＢでＮＯ）、ＰＬＬをクローズドループにして、この時点でのＶＣＯ周波数調整信号（ＳＦ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を保持し（１８Ｇ）、正常終了する（１８Ｈ）。
　ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８５でＹＥＳ）、カウント結果Ｎ１が目標値Ａより小さい場合（１８ＢでＹＥＳ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小であれば（１８ＥでＹＥＳ）、ＶＣＯ周波数調整信号（ＳＦ）とレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を調整してＶＣＯ出力クロック（ＦＶＣＯ）の周波数をこれ以上上げることができないため、エラーステートに遷移して異常終了する（１８Ｉ）。
　レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小でなければ（１８ＥでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をデクリメントして、ＶＣＯ周波数調整信号（ＳＦ）を最小値に設定する（１８Ｆ）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
　以上に説明したように第２の実施例によると、ＬＤＯの出力電圧を調整することによって、ＬＣＶＣＯの発振周波数範囲を広げることができ、動作周波数範囲が広いＰＬＬを提供することができる。
　＜変形例１＞
　次に、第２の実施例の第１の変形例を説明する。図９は、第２の実施例におけるＰＬＬの第１の変形例を説明する図である。
　図９に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及びルックアップテーブル１Ａから構成される。
　位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４及びループフィルタ１５を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
　ルックアップテーブル１Ａは、レート決定信号（ＳＲＡＴＥ）から決まるＶＣＯ出力クロック（ＦＶＣＯ）の周波数を実現するための、ＶＣＯ周波数調整信号（ＳＦ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）及び分周数設定信号（ＳＤＩＶ）の値を保持しており、定められた値をＬＣＶＣＯ１１とレギュレータ１２に出力する。
　すなわち、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を決定し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を決定し、ＬＣＶＣＯ１１に出力する。さらに、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）から分周数設定信号（ＳＤＩＶ）を決定し、分周器１７に出力する。これによって、ルックアップテーブル１Ａは、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整し、分周器１７が所定の分周数で動作するように調整する機能を有する。
　第１の変形例のＰＬＬでは、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するためのキャリブレーションが不要になる効果がある。
　＜変形例２＞
　次に、第２の実施例の第２の変形例を説明する。図１０は、第２の実施例におけるＰＬＬの第２の変形例を説明する図である。
　図１０に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、コンパレータ１Ｂ、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及び論理部１８から構成される。
　位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４及びループフィルタ１５を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
　コンパレータ１Ｂは、ループフィルタ１５から出力されるＶＣＯ制御電圧（ＶＣ）が入力され、ＶＣＯ制御電圧（ＶＣ）の値と所定の電圧閾値とを比較して、レベル判定信号（ＳＣＯＭ）を論理部１８に出力する。
　論理部１８は、レベル判定信号（ＳＣＯＭ）、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を決定し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、論理部１８は、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を決定し、ＬＣＶＣＯ１１に出力する。さらに、論理部１８は、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）から分周数設定信号（ＳＤＩＶ）を決定し、分周器１７に出力する。これによって、論理部１８は、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整し、分周器１７が所定の分周数で動作するように調整する機能を有する。
　図１１Ａから図１１Ｃは、コンパレータ１Ｂの構成例を説明する図である。
　コンパレータ１Ｂは、判定電圧生成回路１Ｂ１、コンパレータ１Ｂ２、ウィンドウコンパレータ１Ｂ３及び論理部１Ｂ４を有する。コンパレータ１Ｂは、ＶＣＯ制御電圧（ＶＣ）の値と、判定電圧生成回路１Ｂ１が生成したコンパレータ判定電圧（ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３）とを比較して、ＶＣＯ制御電圧（ＶＣ）を判定する。
　コンパレータ１（１Ｂ２）は、コンパレータ判定電圧（ＶＣＯＭ１）とＶＣＯ制御電圧（ＶＣ）とを比較して、コンパレータ判定信号（ＳＣＯＭ１）を出力する。具体的には、コンパレータ１（１Ｂ２）は、ＶＣＯ制御電圧（ＶＣ）がコンパレータ判定電圧（ＶＣＯＭ１）より小さい場合、コンパレータ判定信号（ＳＣＯＭ１）＝０を出力し、大きい場合はコンパレータ判定信号（ＳＣＯＭ１）＝１を出力する（図１１Ｂ参照）。
　ウィンドウコンパレータ１Ｂ３は、コンパレータ判定電圧（ＶＣＯＭ２、ＶＣＯＭ３）とＶＣＯ制御電圧（ＶＣ）を比較して、ウィンドウコンパレータ判定信号（ＳＷＣＯＭ）を出力する。具体的には、ＶＣＯ制御電圧（ＶＣ）がコンパレータ判定電圧（ＶＣＯＭ２）より小さい又は大きい場合、コンパレータ判定信号（ＳＣＯＭ１）＝１を出力し、ＶＣＯ制御電圧（ＶＣ）が二つのコンパレータ判定電圧（ＶＣＯＭ２、ＶＣＯＭ３）の間の場合はコンパレータ判定信号（ＳＣＯＭ１）＝０を出力する（図１１Ｂ参照）。
　論理部１Ｂ４は、コンパレータ判定信号（ＳＣＯＭ１）及びウィンドウコンパレータ判定信号（ＳＷＣＯＭ）を入力され、図１１Ｃに示す真理値表に従って、レベル判定信号（ＳＣＯＭ）を出力する。
　図１２を用いて、第２の実施例の第２の変形例のＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するキャリブレーション方法について説明する。
　初期状態１８１では、ＰＬＬはクローズドループとなる。レート決定信号（ＳＲＡＴＥ）は所定の値Ｘとし、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は所定の値Ｚとする（１８Ｋ）。
　論理部１８は所定の時間だけ待つ（１８Ｌ）。図１２に示す例では待ち時間を１０μｓとしているが、ＰＬＬがロックするまでに十分な時間であれば、この時間に限定されない。
　次に、論理部１８は、レベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。レベル判定信号（ＳＣＯＭ）が０である場合、ＶＣＯ周波数調整信号（ＳＦ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を現在の値を維持し（１８Ｐ）、キャリブレーションを正常終了する（１８Ｈ）。
　レベル判定信号（ＳＣＯＭ）が－１である場合、ＶＣＯ周波数調整信号（ＳＦ）が０であり（１８ＳでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大であれば（１８ＵでＹＥＳ）、エラーステートに遷移して異常終了する（１８Ｊ）。
　ＶＣＯ周波数調整信号（ＳＦ）が０ではなく（１８ＳでＮＯ）、または、ＶＣＯ周波数調整信号（ＳＦ）が０であるがレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大ではない場合（１８ＵでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をインクリメントし、ＶＣＯ周波数調整信号（ＳＦ）を０に設定して（１８Ｔ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を落として、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
　レベル判定信号（ＳＣＯＭ）が１である場合、ＶＣＯ周波数調整信号（ＳＦ）が最大でなければ（１８ＮでＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントして、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げた後（１８Ｏ）、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
　ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８ＮでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小である場合（１８ＱでＹＥＳ）、エラーステートに遷移して異常終了する（１８Ｉ）。
　ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８ＮでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小でない場合（１８ＱでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をデクリメントし、ＶＣＯ周波数調整信号（ＳＦ）を０に設定して（１８Ｒ）、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
　第２の変形例では、キャリブレーション時にＰＬＬをオープンループにする必要がないため、ＰＬＬが通常に動作した状態でキャリブレーションが可能になる。
　＜実施例３＞
　次に、図１３、図１４を参照し、本発明の第３の実施例におけるインターフェース装置について説明する。
　図１３は、第３の実施例におけるインターフェース装置の構成を説明するブロック図である。
　本実施例のインターフェース装置Ｃは、レシーバ４、クロックデータリカバリ（ＣＤＲ）５、バンドギャップリファレンス３、受信ＰＬＬ（ＲＸＰＬＬ）１、シリアルパラレル変換器６、パラレルシリアル変換器７、分周回路９、送信ＰＬＬ（ＴＸＰＬＬ）Ｂ、レート制御部（ＲＡＴＥ）Ａ及びドライバ（ＤＲＶ）８から構成され、劣化した受信データ（ＤＲＸ）の波形を整形した送信データ（ＤＴＸ）を生成する機能を有する。
　レシーバ４は、受信データ（ＤＲＸ）を受信する。クロックデータリカバリ（ＣＤＲ）５は、データを受信したレシーバ４の出力信号からリカバリデータ（ＤＣＤＲ）及びリカバリクロック（ＦＣＤＲ）を生成する。ＲＸＰＬＬ１は、参照クロック（ＦＲＥＦ）とＢＧＲ３の出力電圧であるＢＧＲ出力電圧（ＶＢＧＲ）が入力され、ＲＸクロック（ＦＰＬＬ＿ＲＸ）をＣＤＲ５に供給する。シリアルパラレル変換器６は、リカバリクロック（ＦＣＤＲ）を用いて、リカバリデータ（ＤＣＤＲ）をパラレル変換してパラレルデータ（ＤＰＡＲＡ）を生成する。
　パラレルシリアル変換器７は、パラレルデータ（ＤＰＡＲＡ）をシリアルデータに変換して、送信データを生成する。ドライバ（ＤＲＶ）８は、パラレルシリアル変換器７から出力された信号を増幅して、送信データ（ＤＴＸ）を生成する。分周回路９は、リカバリクロック（ＦＣＤＲ）をＮ分の１に分周して、ＴＸＰＬＬＢに供給する。ＴＸＰＬＬＢは、分周回路９から出力された信号を参照クロックとして入力され、ＢＧＲ出力電圧（ＶＢＧＲ）を入力され、パラレルシリアル変換器７にＴＸクロック（ＦＰＬＬ＿ＴＸ）を供給する。
　ＲＸＰＬＬ１及びＴＸＰＬＬＢは、前述した実施例のＬＤＯ及びＬＣＶＣＯを有する。ＲＸＰＬＬ１及びＴＸＰＬＬＢに用いるＬＤＯ及びＬＣＶＣＯは、前述したいずれの実施例のものでもよい。
　レート制御部（ＲＡＴＥ）Ａは、リカバリデータ（ＤＣＤＲ）からレート決定信号（ＳＲＡＴＥ）を抽出して、ＲＸＰＬＬ１及びＴＸＰＬＬＢに送信し、ＲＸＰＬＬ１及びＴＸＰＬＬＢの出力クロック周波数を制御する。
　なお、第３の実施例のインターフェース装置Ｃは、半導体集積回路上に実装するとよい。
　図１３及び図１４を用いて、第３の実施例のインターフェース装置Ｃの伝送速度の調整動作を説明する。
　受信データ（ＤＲＸ）は、データレートを設定する信号を含む。インターフェース装置Ｃは、受信データ（ＤＲＸ）からデータレートを設定する信号を抽出し、通信を阻害しないようにデータレートを変更する。
　図１４に示すように、受信データ（ＤＲＸ）はデータレートを設定するためのデータレート設定信号（ＡＮ：Auto Negotiation）及びデータ（ＳＹＮＣ）によって構成される。データレート設定信号（ＡＮ）のデータレートは決まっているため、インターフェース装置Ｃはデータレート設定信号（ＡＮ）を受信することができる。
　インターフェース装置Ｃがデータレート設定信号（ＡＮ）を受信すると、レート制御部（ＲＡＴＥ）Ａが、リカバリデータ（ＤＣＤＲ）からデータレート設定信号（ＡＮ）を解析して、求められるデータレートを判定する。レート制御部（ＲＡＴＥ）Ａは、判定したデータレートでインターフェース装置Ｃが動くように、レート決定信号（ＳＲＡＴＥ）を決定してＲＸＰＬＬ１及びＴＸＰＬＬＢに送信する。
　ＲＸＰＬＬ１及びＴＸＰＬＬＢは、レート決定信号（ＳＲＡＴＥ）を受信すると、ＲＸクロック（ＦＰＬＬ＿ＲＸ）とＴＸクロック（ＦＰＬＬ＿ＴＸ）の周波数を変更するためのキャリブレーションを開始する。ＲＸＰＬＬ１及びＴＸＰＬＬＢは、実施例２（変形例１及び２を含む）のＰＬＬを用いて、キャリブレーションを行う。
　以上に説明したように、第３の実施例のインターフェース装置Ｃは、低コストで複数のデータレートに対応することができる。
　なお、本発明は前述した実施例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されない。また、ある実施例の構成の一部を他の実施例の構成に置き換えてもよい。また、ある実施例の構成に他の実施例の構成を加えてもよい。また、各実施例の構成の一部について、他の構成の追加・削除・置換をしてもよい。
　また、前述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等により、ハードウェアで実現してもよく、プロセッサがそれぞれの機能を実現するプログラムを解釈し実行することにより、ソフトウェアで実現してもよい。
　各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリ、ハードディスク、ＳＳＤ（Solid State Drive）等の記憶装置、又は、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に格納することができる。
　また、制御線や情報線は説明上必要と考えられるものを示しており、実装上必要な全ての制御線や情報線を示しているとは限らない。実際には、ほとんど全ての構成が相互に接続されていると考えてよい。

Claims (7)

  1. 　定電圧源から電圧が供給される共振器であって、
    　前記定電圧源は電圧調整信号によって調整された出力電圧を前記共振器に出力し、
    　前記共振器は、
    　入力された制御信号及び周波数調整信号に応じて容量を可変することによって、周波数を可変したクロック信号を出力し、
    　前記定電圧源から出力された電圧によって前記クロック信号の周波数を可変することを特徴とする共振器。
  2. 　請求項１に記載の共振器であって、
    　前記共振器は、二つのインダクタンス、前記容量及び二つのトランジスタを有し、
    　前記各インダクタンスの第１の端子には、前記定電圧源から供給された電圧が入力され、
    　前記容量は、前記二つのインダクタンスの第２の端子の間に接続され、
    　前記各トランジスタは、前記インダクタンスの第２の端子から信号が入力され、逆側の前記インダクタンスの第２の端子から逆相の信号が入力されるように、前記二つのインダクタンスに接続され、
    　前記各トランジスタの他の端子は、グランドに接続され、
    　少なくとも一つの前記インダクタンスの第２の端子から前記クロック信号を出力することを特徴とする共振器。
  3. 　所定の周波数の信号を出力する位相同期回路であって、
    　位相比較器、チャージポンプ、ループフィルタ、共振器、定電圧源及び分周器を有し、
    　前記分周器は、分周数設定信号によって分周数を設定し、
    　前記位相比較器は、前記分周器から出力される帰還クロックと、入力された参照クロックとを比較して、位相差信号として出力し、
    　前記共振器は、前記位相差信号が前記チャージポンプ及び前記ループフィルタを通して制御電圧として入力され、出力信号の周波数及び位相を所定の値に制御し、
    　前記定電圧源は、前記参照クロック及びレート決定信号から決定された出力電圧調整信号が入力され、前記共振器に印加する出力電圧を調整し、
    　前記共振器は、前記参照クロック及び前記レート決定信号から決定された周波数調整信号及び前記定電圧源から出力された出力電圧に基づいて、出力するクロック信号が所定の周波数になるように調整することを特徴とする位相同期回路。
  4. 　請求項３に記載の位相同期回路であって、さらに、セレクタ及び論理部を有し、
    　前記分周器は、前記レート決定信号を前記分周数設定信号として用いて前記分周数を設定し、
    　前記共振器は、前記位相差信号が前記チャージポンプ、前記ループフィルタ及び前記セレクタを通して制御電圧として入力され、
    　前記論理部は、
    　前記分周器の出力信号、前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号及び前記周波数調整信号を決定し、
    　前記決定された出力電圧調整信号を前記定電圧源に出力し、
    　前記決定された周波数調整信号を前記共振器に出力することを特徴とする位相同期回路。
  5. 　請求項３に記載の位相同期回路であって、さらに、ルックアップテーブルを有し、
    　前記分周器は、前記ルックアップテーブルが出力する分周数設定信号によって前記分周数を設定し、
    　前記ルックアップテーブルは、
    　前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号、前記周波数調整信号及び前記分周数設定信号を決定し、
    　前記決定された出力電圧調整信号を前記定電圧源に出力し、
    　前記決定された周波数調整信号を前記共振器に出力し、
    　前記決定された分周数設定信号を前記分周器に出力することを特徴とする位相同期回路。
  6. 　請求項３に記載の位相同期回路であって、さらに、コンパレータ及び論理部を有し、
    　前記分周器は、前記論理部が出力する分周数設定信号によって前記分周数を設定し、
    　前記コンパレータは、所定の閾値電圧を用いて、前記共振器に入力される制御電圧の電圧値を判定し、レベル判定信号を前記論理部に出力し、
    　前記論理部は、
    　前記レベル判定信号、前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号、前記周波数調整信号及び前記分周数設定信号を決定し、
    　前記決定された出力電圧調整信号を前記定電圧源に出力し、
    　前記決定された周波数調整信号を前記共振器に出力し、
    　前記決定された分周数設定信号を前記分周器に出力することを特徴とする位相同期回路。
  7. 　請求項３から６のいずれか一つに記載の位相同期回路を第１及び第２のクロック発生器として用いた半導体集積回路装置であって、
    　受信回路、前記第１のクロック発生器、クロック分離回路、前記第２のクロック発生器、レート制御部及び送信データ生成回路を有し、
    　前記受信回路は、入力された受信データを受信し、
    　前記第１のクロック発生器は、入力された参照クロックを用いて受信クロックを生成し、前記クロック分離回路に出力し、
    　前記クロック分離回路は、前記生成された受信クロックを用いて、前記受信データからリカバリクロック及びリカバリデータを抽出し、
    　前記第２のクロック発生器は、前記リカバリクロックを前記分周器が分周した信号を参照クロックとして用いて送信クロックを生成し、
    　前記送信データ生成回路は、前記生成された送信クロックを用いて、リカバリデータを、前記受信データと異なるレートの送信用データに変換し、
    　前記レート制御部は、前記リカバリデータから抽出された受信データのレート情報に従って、前記第１及び第２のクロック発生器が出力するクロック信号が所定の周波数になるように調整されたレート決定信号を出力することを特徴とする半導体集積回路装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021528875A (ja) * 2018-06-27 2021-10-21 インテル コーポレイション クロック及び電圧の自律セキュリティ及び機能安全のための装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793907B2 (en) * 2013-11-07 2017-10-17 Hitachi, Ltd. Resonator, phase-locked loop, and semiconductor integrated circuit device
US10044356B2 (en) * 2017-01-04 2018-08-07 Himax Technologies Limited Band selected clock data recovery circuit and associated method
CN110943738B (zh) * 2019-10-15 2023-05-26 芯创智（北京）微电子有限公司 一种输出时钟共模电压可调的电感电容压控振荡器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368609A (ja) * 2001-06-07 2002-12-20 Sony Corp Ｐｌｌ回路および集積回路
JP2007049277A (ja) * 2005-08-08 2007-02-22 Renesas Technology Corp 位相同期回路およびそれを用いた半導体集積回路装置
JP2008053784A (ja) * 2006-08-22 2008-03-06 Toshiba Corp 電圧制御発振器、電圧制御発振器用のバイアス装置、電圧制御発振器のバイアス調整プログラム
JP2010081512A (ja) * 2008-09-29 2010-04-08 Sony Corp 信号処理装置及び信号処理方法
JP2013026712A (ja) * 2011-07-19 2013-02-04 Sumitomo Electric Ind Ltd Ｐｏｎシステムの宅側装置、信号処理回路及び同期維持方法
JP2013214798A (ja) * 2012-03-30 2013-10-17 Renesas Electronics Corp 半導体装置及びバラツキ情報取得プログラム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004112157A (ja) * 2002-09-17 2004-04-08 Ricoh Co Ltd Ｐｌｌ回路
JP4864769B2 (ja) 2007-03-05 2012-02-01 株式会社東芝 Ｐｌｌ回路
JP2010239527A (ja) 2009-03-31 2010-10-21 Panasonic Corp 電圧制御発振器、並びにそれを用いたｐｌｌ回路、ｆｌｌ回路、及び無線通信機器
US8253506B2 (en) * 2010-10-05 2012-08-28 Qualcomm, Incorporated Wideband temperature compensated resonator and wideband VCO
JP2013026881A (ja) 2011-07-22 2013-02-04 Renesas Electronics Corp Ｐｌｌ回路及びその制御方法
US8970315B2 (en) * 2011-09-09 2015-03-03 Analog Devices, Inc. Low noise oscillator having passive impedance network
US8665030B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage-controlled oscillator
US8717115B2 (en) * 2012-01-13 2014-05-06 Xilinx, Inc. Resonator circuit and method of generating a resonating output signal
US9793907B2 (en) * 2013-11-07 2017-10-17 Hitachi, Ltd. Resonator, phase-locked loop, and semiconductor integrated circuit device
US20160099678A1 (en) * 2014-10-06 2016-04-07 Qualcomm Incorporated Vco, pll, and varactor calibration

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368609A (ja) * 2001-06-07 2002-12-20 Sony Corp Ｐｌｌ回路および集積回路
JP2007049277A (ja) * 2005-08-08 2007-02-22 Renesas Technology Corp 位相同期回路およびそれを用いた半導体集積回路装置
JP2008053784A (ja) * 2006-08-22 2008-03-06 Toshiba Corp 電圧制御発振器、電圧制御発振器用のバイアス装置、電圧制御発振器のバイアス調整プログラム
JP2010081512A (ja) * 2008-09-29 2010-04-08 Sony Corp 信号処理装置及び信号処理方法
JP2013026712A (ja) * 2011-07-19 2013-02-04 Sumitomo Electric Ind Ltd Ｐｏｎシステムの宅側装置、信号処理回路及び同期維持方法
JP2013214798A (ja) * 2012-03-30 2013-10-17 Renesas Electronics Corp 半導体装置及びバラツキ情報取得プログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021528875A (ja) * 2018-06-27 2021-10-21 インテル コーポレイション クロック及び電圧の自律セキュリティ及び機能安全のための装置

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