JP6285457B2 - 共振器、位相同期回路及び半導体集積回路装置 - Google Patents

共振器、位相同期回路及び半導体集積回路装置 Download PDF

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Description

本発明は、位相同期回路に用いられる共振器に関する。
一般に半導体集積回路装置には、論理回路の処理クロックを生成したり、又は送信信号クロックを生成するために、位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が搭載される。半導体集積回路装置に搭載される位相同期回路（ＰＬＬ）は、アナログ回路（特に、電圧制御発振器（ＶＣＯ））を備えている。このため、ＰＬＬが所望の特性を満たすように自動的に調整するキャリブレーション技術が知られている。
例えば、特開２００８−２１９５１３号公報は、ＰＬＬのキャリブレーション技術を開示している。
ＰＬＬは、半導体集積回路装置が所望の特性を満たすように調整できるキャリブレーション機能が必要とされる。また、通信装置に搭載された半導体集積回路装置では、通信速度の変更によって、ＰＬＬの動作周波数を変更する必要がある。
ＰＬＬにおいて、電圧制御発振器としてＬＣ共振器を用いる場合、所望のＰＬＬ動作を確立するために、ＬＣ共振器の共振周波数帯を選択するキャリブレーションが必要である。しかし、一般に、ＬＣ共振器は、周波数可変範囲が狭く、広帯域の周波数の信号を出力することが困難である。
近年、通信速度が高速になり、ＬＣ共振器の周波数可変範囲では、ＰＬＬの出力周波数の変更に対応することが困難である。
従来のキャリブレーション技術には、特許文献１に開示されたように、テスト中に参照クロック周波数が変化することに対応してＬＤＯの出力電圧を調整することによってＰＬＬ動作を補償する技術がある。
しかし、従来のキャリブレーション技術では、参照クロック周波数の増減によるＶＣＯ可変範囲の微調整しかできず、外部信号によるＰＬＬ出力周波数の周波数変更などの制御は実現できない。
本発明の目的は、広い周波数範囲で動作するＬＣＶＣＯを提供することにある。
本発明の他の目的は、外部からの制御により広い範囲でロック周波数を調整することができるＰＬＬを提供することである。
本発明のさらに他の目的は、広い周波数範囲で動作が可能なインターフェース装置を提供することである。
本願において開示される発明の代表的な一例を示せば以下の通りである。すなわち、定電圧源から電圧が供給される共振器であって、前記定電圧源は電圧調整信号によって調整された出力電圧を前記共振器に出力し、前記共振器は、二つのインダクタンス、前記二つのインダクタンスの第２の端子の間に接続された容量及び二つのトランジスタを有し、前記各インダクタンスの第１の端子には、前記定電圧源から供給された電圧が入力され、前記各トランジスタは、前記インダクタンスの第２の端子から信号が入力され、逆側の前記インダクタンスの第２の端子から逆相の信号が入力されるように、前記二つのインダクタンスに接続され、前記各トランジスタの他の端子は、グランドに接続され、入力された制御信号及び周波数調整信号に応じて前記容量を可変し、少なくとも一つの前記インダクタンスの第２の端子から周波数を可変したクロック信号を出力し、前記定電圧源から出力された電圧によって前記クロック信号の周波数を可変することを特徴とする。
本発明の代表的な実施形態によれば、発振周波数範囲が広い共振器を提供することができる。前述した以外の課題、構成及び効果は、以下の実施例の説明により明らかにされる。
第１の実施例におけるＬＣＶＣＯ及び周辺回路の構成例を説明する図である。 第１の実施例におけるＬＣＶＣＯの容量の構成例を説明する図である。 第１の実施例におけるレギュレータの第１の構成例を説明する図である。 第１の実施例におけるＬＣＶＣＯの動作特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの動作特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの周波数特性を説明する図である。 第１の実施例におけるＬＣＶＣＯの周波数特性を説明する図である。 第１の実施例におけるレギュレータの第２の構成例を説明する図である。 第２の実施例におけるＰＬＬの構成例を説明する図である。 第２の実施例におけるＰＬＬのキャリブレーション動作を説明するフローチャートである。 第２の実施例におけるＰＬＬの第１の変形例を説明する図である。 第２の実施例におけるＰＬＬの第２の変形例を説明する図である。 第２の実施例におけるコンパレータの構成例を説明する図である。 第２の実施例におけるコンパレータの出力を説明する図である。 第２の実施例における論理部が用いる真理値表の構成例を説明する図である。 第２の実施例の第２の変形例におけるＰＬＬのキャリブレーション動作を説明するフローチャートである。 第３の実施例におけるインターフェース装置の構成を説明するブロック図である。 第３の実施例におけるインターフェース装置の伝送速度の調整動作を説明するためのタイミング図である。
以下、本発明の好適な実施形態について、添付図面を参照しながら詳細に説明する。
＜実施例１＞
まず、本発明に係るＬＣ共振器（ＬＣＶＣＯ）の実施例１について、図１〜図５を用いて説明する。
図１は、本実施例におけるＬＣＶＣＯ１１及び周辺回路の構成例を説明する図である。
本実施例では、定電圧源１０及びＬＣ共振器（ＬＣＶＣＯ）１１が備わる。
定電圧源１０は、バンドギャップリファレンス（ＢＧＲ）３及びレギュレータ１２によって構成される。レギュレータ１２は、入力されたＢＧＲ出力電圧（ＶＢＧＲ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって調整されたレギュレータ出力電圧（ＶＬＤＯ）をＬＣＶＣＯ１１の電源電圧として出力する。
ＬＣＶＣＯ１１は、入力されたレギュレータ出力電圧（ＶＬＤＯ）、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）に応じた周波数を持つＶＣＯクロック（ＦＶＣＯ）を出力する機能を有する。
ＬＣＶＣＯ１１では、レギュレータ出力電圧（ＶＬＤＯ）は二つに分岐され、その各々がインダクタンス１１１、１１１の一方の端子に入力される。インダクタンス１１１、１１１の他方の端子の間には、容量１１２が接続される。容量１１２は、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって容量値を変化することができる。
また、インダクタンス１１１、１１１の他方の端子の各々からは、バッファ１１３を介して、逆相の関係の正弦波であるＶＣＯ出力クロック（ＦＶＣＯ）が出力される。このため、一つのインダクタンス１１１の端子のみにバッファ１１３を接続し、片側の経路のみからクロックを出力してもよい。
さらに、インダクタンス１１１、１１１の他方の端子の各々は、トランジスタ１１４、１１４のドレイン端子に接続される。各トランジスタ１１４のソース端子は、グランドに接続される。各トランジスタ１１４のゲート端子は、逆側のインダクタンス１１１の他方の端子に接続され、逆相の信号が入力される。
ＬＣＶＣＯ１１を図示したように構成することによって、０から電源電圧の範囲で変動するクロックを出力することができる。この信号は、当該電源電圧におけるレベル判定閾値を必ずクロスするので、次段の構成によらず、使いやすい信号を出力することができる。
図示した実施例では、トランジスタ１１４にＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。
図２は、本実施例における容量１１２の構成例を説明する図である。
容量１１２は、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）が入力される。容量１１２は、バラクタ１１２１、１１２２、スイッチ１１２５、１１２８、１１３１及び容量１１２３、１１２４、１１２６、１１２７、１１２９、１１３０から構成される。
バラクタ１１２１、１１２２は、ＶＣＯ制御信号（ＶＣ）の電圧値によって容量値が変化するダイオードである。容量１１２３、１１２４、１１２６、１１２７、１１２９、１１３０は、ＶＣＯ周波数調整信号（ＳＦ）の値によってスイッチ１１２５、１１２８、１１３１のＯＮ／ＯＦＦが切り替わることによって、その選択状態が変わる。これにより、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって、容量１１２全体の容量値が変わる。図示した実施例では、スイッチ１１２５、１１２８、１１３１にＭＯＳＦＥＴを用いたが、バイポーラトランジスタを用いてもよい。
ＶＣＯ周波数調整信号（ＳＦ）は、デコーダ１１３２によって、複数のＶＣＯ周波数調整信号＜０：２＞（ＳＦ＜ｎ＞）に分解され、各スイッチ１１２５、１１２８、１１３１を制御する。この制御によって、ＬＣＶＣＯ１１の発振周波数を、ＶＣＯ制御信号（ＶＣ）及びＶＣＯ周波数調整信号（ＳＦ）によって変化することができる。
なお、容量１１２の構成は、図２に示す構成に限定されない。
図３は、レギュレータ１２の第１の構成例を説明する図である。
第１の構成例のレギュレータ１２は、トランジスタ１２２、１２３、１２４、１２５、抵抗１２６、１２７、１２８及びオペアンプ１２１から構成される。
トランジスタ１２２、１２３、１２４、１２５は、カレントミラー回路を構成しており、ＢＧＲ出力電圧（ＶＢＧＲ）から流入し、トランジスタ１２４を介してグランドに流れる電流を、設定されたカレントミラー比によって、ＭＯＳ１２２のドレイン電流であるＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）を生成する。カレントミラー回路のカレントミラー比は、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって設定する。ＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）は抵抗（Ｒ１）１２６に入力され、ＬＤＯ参照電圧（ＶＬＤＯ＿ＲＥＦ）が生成される。生成されたＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）は、オペアンプ１２１に入力される。
オペアンプ１２１は、レギュレータ出力電圧（ＶＬＤＯ）の抵抗（Ｒ２）１２７、抵抗（Ｒ３）１２８によって分圧されたＬＤＯ帰還電圧（ＶＬＤＯ＿ＦＢ）とＬＤＯ参照電圧（ＶＬＤＯ＿ＲＥＦ）が同電位になるように帰還制御を行う。この帰還制御によって、オペアンプ１２１が安定状態となったとき、レギュレータ出力電圧（ＶＬＤＯ）は、下式によって表すことができる。
ＶＬＤＯ＝ＶＬＤＯ＿ＦＢ（（Ｒ２＋Ｒ３）／Ｒ３）
＝ＶＬＤＯ＿ＲＥＦ（（Ｒ２＋Ｒ３）／Ｒ３）
＝ＩＬＤＯ＿ＲＥＦ（Ｒ１）（（Ｒ２＋Ｒ３）／Ｒ３）
このとき、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によってＬＤＯ参照電流（ＩＬＤＯ＿ＲＥＦ）を変化し、レギュレータ出力電圧（ＶＬＤＯ）を変化することができる。なお、レギュレータ１２は、第１の構成例と同じ動作を実現すれば、図３に示す構成に限定されない。
図４Ａ、図４Ｂ、図５Ａ、図５Ｂは、ＬＣＶＣＯ１１の動作特性を説明する図である。
ＬＣＶＣＯ１１は、レギュレータ出力電圧（ＶＬＤＯ）を電源電圧として動作するが、レギュレータ出力電圧（ＶＬＤＯ）が変化すると周波数が変化する。ＬＣＶＣＯ１１はレギュレータ出力電圧（ＶＬＤＯ）を中心に、レギュレータ出力電圧（ＶＬＤＯ）に応じた振幅でｓｉｎ波を出力する発振動作をする。このときＬＣＶＣＯ１１の時定数は変わらないため、図４Ａ、図４Ｂに示すように、レギュレータ出力電圧（ＶＬＤＯ）が低い方が発振周波数が速くなる。
図５Ａ、図５ＢにＬＣＶＣＯ１１の周波数特性を示す。
ＡがＢより大きい場合、レギュレータ出力電圧（ＶＬＤＯ）＝Ｂの方がＬＣＶＣＯ１１の発振周波数は速くなる。例えば、ＬＣＶＣＯ１１の発振周波数の目標値が、ＦＶＣＯ＿ＡとＦＶＣＯ＿Ｂである場合、ＬＣＶＣＯ１１の周波数可変範囲は、ＦＶＣＯ＿ＡとＦＶＣＯ＿Ｂとの両方をカバーできない。そこで、ＦＶＣＯ＿Ａを出力する場合はレギュレータ出力電圧（ＶＬＤＯ）をＡに設定して、ＦＶＣＯ＿Ｂを出力する場合はレギュレータ出力電圧（ＶＬＤＯ）をＢに設定する。これによって、ＬＣＶＣＯ１１が本来持つ周波数可変範囲以上の周波数範囲でＬＣＶＣＯ１１を動作させることができる。
図６は、レギュレータ１２の第２の構成例を説明する図である。
第２の構成例のレギュレータ１２は、スイッチ及び抵抗で構成されており、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が入力される。入力されたレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は、デコーダによって、複数のレギュレータ出力電圧調整信号＜４：０＞（ＳＬＤＯ＿ＣＡＬ）に分解され、各スイッチを制御する。この制御によって、スイッチがＯＮになった場合に抵抗が選択され、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）の値によってレギュレータ１２の抵抗値が変化する。抵抗値が変化すると、ＬＣＶＣＯ１１の動作電流のＩＲドロップによって決まるレギュレータ出力電圧（ＶＬＤＯ）が変化し、ＬＣＶＣＯ１１の動作周波数が変化する。
このため、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）によって、ＬＣＶＣＯ１１の発振周波数が変化する。なお、レギュレータ１２は、第２の構成例と同じ動作を実現すれば、図６に示す構成に限定されない。
以上に説明したように第１の実施例によると、ＬＤＯの出力電圧を調整することによって、共振周波数が狭いＬＣ共振によるＬＣＶＣＯの発振周波数範囲を広げることができる。
＜実施例２＞
本発明に係る位相同期回路（ＰＬＬ）の実施例について説明する。図７は、第２の実施例におけるＰＬＬの構成例を説明する図である。
図７に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、電圧セレクタ１６、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及び論理部１８から構成される。
位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４、ループフィルタ１５及び電圧セレクタ１６を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
論理部１８は、分周器１７からの出力信号、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を生成し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、論理部１８は、分周器１７からの出力信号、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を生成し、ＬＣＶＣＯ１１に出力する。これによって、論理部１８は、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整する機能を有する。
図７及び図８を用いて、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するキャリブレーション方法について説明する。
初期状態１８１では、ＰＬＬはオープンループとなる。つまり、電圧セレクタ１６をＳ＝２に設定することによって、ＶＣＯ参照電圧（ＶＶＣＯ＿ＲＥＦ）がＶＣＯ制御信号（ＶＣ）として選択されている状態とする。参照電圧生成部１９は、入力されたＶＣＯ参照電圧調整信号（ＳＶＣＯ＿ＲＥＦ）からＶＣＯ参照電圧（ＶＶＣＯ＿ＲＥＦ）を生成する。また、レート決定信号（ＳＲＡＴＥ）は所定の値Ｘとし、ＶＣＯ参照電圧調整信号（ＳＶＣＯ＿ＲＥＦ）は所定の値Ｙとし、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は所定の値Ｚとする。
この状態で、論理部１８は分周器１７の出力信号をカウントして、カウント結果Ｎ１を算出する（１８２）。なお、カウント時間は、参照クロック（ＦＲＥＦ）から生成される。
ＶＣＯ周波数調整信号（ＳＦ）が０であり（１８３でＹＥＳ）、かつ、カウント結果Ｎ１が目標値Ａより小さい場合（１８ＡでＹＥＳ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数は目標周波数より低いので、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げる（１８９）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
カウント結果Ｎ１が目標値Ａより大きい場合（１８ＡでＮＯ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が目標周波数より高いので、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を遅くする必要がある。レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大値ではない場合（１８ＤでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を落とす（１８Ｃ）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大値である場合（１８ＤでＹＥＳ）、ＶＣＯ周波数調整信号（ＳＦ）とレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を調整してＶＣＯ出力クロック（ＦＶＣＯ）の周波数をこれ以上上げることができないため、エラーステートに遷移して異常終了する（１８Ｊ）。
ＶＣＯ周波数調整信号（ＳＦ）が０ではなく（１８３でＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）が最大ではなく（１８５でＮＯ）、かつ、カウント結果Ｎ１が目標値Ａより小さい場合（１８６でＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントしてＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げる（１８７）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８５でＹＥＳ）、カウント結果Ｎ１が目標値Ａより大きい場合（１８ＢでＮＯ）、ＰＬＬをクローズドループにして、この時点でのＶＣＯ周波数調整信号（ＳＦ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を保持し（１８Ｇ）、正常終了する（１８Ｈ）。
ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８５でＹＥＳ）、カウント結果Ｎ１が目標値Ａより小さい場合（１８ＢでＹＥＳ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小であれば（１８ＥでＹＥＳ）、ＶＣＯ周波数調整信号（ＳＦ）とレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を調整してＶＣＯ出力クロック（ＦＶＣＯ）の周波数をこれ以上上げることができないため、エラーステートに遷移して異常終了する（１８Ｉ）。
レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小でなければ（１８ＥでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をデクリメントして、ＶＣＯ周波数調整信号（ＳＦ）を最小値に設定する（１８Ｆ）。さらに、論理部１８は分周器１７の出力信号をカウントする（１８２）。
以上に説明したように第２の実施例によると、ＬＤＯの出力電圧を調整することによって、ＬＣＶＣＯの発振周波数範囲を広げることができ、動作周波数範囲が広いＰＬＬを提供することができる。
＜変形例１＞
次に、第２の実施例の第１の変形例を説明する。図９は、第２の実施例におけるＰＬＬの第１の変形例を説明する図である。
図９に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及びルックアップテーブル１Ａから構成される。
位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４及びループフィルタ１５を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
ルックアップテーブル１Ａは、レート決定信号（ＳＲＡＴＥ）から決まるＶＣＯ出力クロック（ＦＶＣＯ）の周波数を実現するための、ＶＣＯ周波数調整信号（ＳＦ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）及び分周数設定信号（ＳＤＩＶ）の値を保持しており、定められた値をＬＣＶＣＯ１１とレギュレータ１２に出力する。
すなわち、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を決定し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を決定し、ＬＣＶＣＯ１１に出力する。さらに、ルックアップテーブル１Ａは、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）から分周数設定信号（ＳＤＩＶ）を決定し、分周器１７に出力する。これによって、ルックアップテーブル１Ａは、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整し、分周器１７が所定の分周数で動作するように調整する機能を有する。
第１の変形例のＰＬＬでは、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するためのキャリブレーションが不要になる効果がある。
＜変形例２＞
次に、第２の実施例の第２の変形例を説明する。図１０は、第２の実施例におけるＰＬＬの第２の変形例を説明する図である。
図１０に示すＰＬＬは、位相周波数比較器１３、チャージポンプ１４、ループフィルタ１５、コンパレータ１Ｂ、ＬＣＶＣＯ１１、レギュレータ１２、分周器１７及び論理部１８から構成される。
位相周波数比較器１３は、レート決定信号（ＳＲＡＴＥ）により分周数が設定される分周器１７から出力される帰還クロック（ＦＢ）と参照クロック（ＦＲＥＦ）とを比較して、位相差信号を出力する。出力された位相差信号は、チャージポンプ１４及びループフィルタ１５を通して、ＶＣＯ制御電圧（ＶＣ）としてＬＣＶＣＯ１１に入力する。ＶＣＯ制御電圧（ＶＣ）によって、ＬＣＶＣＯ１１から出力されるＶＣＯ出力クロック（ＦＶＣＯ）の周波数及び位相が所定の値に制御される。
コンパレータ１Ｂは、ループフィルタ１５から出力されるＶＣＯ制御電圧（ＶＣ）が入力され、ＶＣＯ制御電圧（ＶＣ）の値と所定の電圧閾値とを比較して、レベル判定信号（ＳＣＯＭ）を論理部１８に出力する。
論理部１８は、レベル判定信号（ＳＣＯＭ）、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を決定し、レギュレータ１２に出力して、レギュレータ出力電圧（ＶＬＤＯ）を調整する。また、論理部１８は、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）からＶＣＯ周波数調整信号（ＳＦ）を決定し、ＬＣＶＣＯ１１に出力する。さらに、論理部１８は、参照クロック（ＦＲＥＦ）及びレート決定信号（ＳＲＡＴＥ）から分周数設定信号（ＳＤＩＶ）を決定し、分周器１７に出力する。これによって、論理部１８は、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数が所定の周波数範囲になるように調整し、分周器１７が所定の分周数で動作するように調整する機能を有する。
図１１Ａから図１１Ｃは、コンパレータ１Ｂの構成例を説明する図である。
コンパレータ１Ｂは、判定電圧生成回路１Ｂ１、コンパレータ１Ｂ２、ウィンドウコンパレータ１Ｂ３及び論理部１Ｂ４を有する。コンパレータ１Ｂは、ＶＣＯ制御電圧（ＶＣ）の値と、判定電圧生成回路１Ｂ１が生成したコンパレータ判定電圧（ＶＣＯＭ１、ＶＣＯＭ２、ＶＣＯＭ３）とを比較して、ＶＣＯ制御電圧（ＶＣ）を判定する。
コンパレータ１（１Ｂ２）は、コンパレータ判定電圧（ＶＣＯＭ１）とＶＣＯ制御電圧（ＶＣ）とを比較して、コンパレータ判定信号（ＳＣＯＭ１）を出力する。具体的には、コンパレータ１（１Ｂ２）は、ＶＣＯ制御電圧（ＶＣ）がコンパレータ判定電圧（ＶＣＯＭ１）より小さい場合、コンパレータ判定信号（ＳＣＯＭ１）＝０を出力し、大きい場合はコンパレータ判定信号（ＳＣＯＭ１）＝１を出力する（図１１Ｂ参照）。
ウィンドウコンパレータ１Ｂ３は、コンパレータ判定電圧（ＶＣＯＭ２、ＶＣＯＭ３）とＶＣＯ制御電圧（ＶＣ）を比較して、ウィンドウコンパレータ判定信号（ＳＷＣＯＭ）を出力する。具体的には、ＶＣＯ制御電圧（ＶＣ）がコンパレータ判定電圧（ＶＣＯＭ２）より小さい又は大きい場合、コンパレータ判定信号（ＳＣＯＭ１）＝１を出力し、ＶＣＯ制御電圧（ＶＣ）が二つのコンパレータ判定電圧（ＶＣＯＭ２、ＶＣＯＭ３）の間の場合はコンパレータ判定信号（ＳＣＯＭ１）＝０を出力する（図１１Ｂ参照）。
論理部１Ｂ４は、コンパレータ判定信号（ＳＣＯＭ１）及びウィンドウコンパレータ判定信号（ＳＷＣＯＭ）を入力され、図１１Ｃに示す真理値表に従って、レベル判定信号（ＳＣＯＭ）を出力する。
図１２を用いて、第２の実施例の第２の変形例のＶＣＯ出力クロック（ＦＶＣＯ）の周波数を調整するキャリブレーション方法について説明する。
初期状態１８１では、ＰＬＬはクローズドループとなる。レート決定信号（ＳＲＡＴＥ）は所定の値Ｘとし、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）は所定の値Ｚとする（１８Ｋ）。
論理部１８は所定の時間だけ待つ（１８Ｌ）。図１２に示す例では待ち時間を１０μｓとしているが、ＰＬＬがロックするまでに十分な時間であれば、この時間に限定されない。
次に、論理部１８は、レベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。レベル判定信号（ＳＣＯＭ）が０である場合、ＶＣＯ周波数調整信号（ＳＦ）及びレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）を現在の値を維持し（１８Ｐ）、キャリブレーションを正常終了する（１８Ｈ）。
レベル判定信号（ＳＣＯＭ）が−１である場合、ＶＣＯ周波数調整信号（ＳＦ）が０であり（１８ＳでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大であれば（１８ＵでＹＥＳ）、エラーステートに遷移して異常終了する（１８Ｊ）。
ＶＣＯ周波数調整信号（ＳＦ）が０ではなく（１８ＳでＮＯ）、または、ＶＣＯ周波数調整信号（ＳＦ）が０であるがレギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最大ではない場合（１８ＵでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をインクリメントし、ＶＣＯ周波数調整信号（ＳＦ）を０に設定して（１８Ｔ）、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を落として、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
レベル判定信号（ＳＣＯＭ）が１である場合、ＶＣＯ周波数調整信号（ＳＦ）が最大でなければ（１８ＮでＮＯ）、ＶＣＯ周波数調整信号（ＳＦ）をインクリメントして、ＶＣＯ出力クロック（ＦＶＣＯ）の周波数を上げた後（１８Ｏ）、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８ＮでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小である場合（１８ＱでＹＥＳ）、エラーステートに遷移して異常終了する（１８Ｉ）。
ＶＣＯ周波数調整信号（ＳＦ）が最大であり（１８ＮでＹＥＳ）、かつ、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）が最小でない場合（１８ＱでＮＯ）、レギュレータ出力電圧調整信号（ＳＬＤＯ＿ＣＡＬ）をデクリメントし、ＶＣＯ周波数調整信号（ＳＦ）を０に設定して（１８Ｒ）、さらにレベル判定信号（ＳＣＯＭ）を判定する（１８Ｍ）。
第２の変形例では、キャリブレーション時にＰＬＬをオープンループにする必要がないため、ＰＬＬが通常に動作した状態でキャリブレーションが可能になる。
＜実施例３＞
次に、図１３、図１４を参照し、本発明の第３の実施例におけるインターフェース装置について説明する。
図１３は、第３の実施例におけるインターフェース装置の構成を説明するブロック図である。
本実施例のインターフェース装置Ｃは、レシーバ４、クロックデータリカバリ（ＣＤＲ）５、バンドギャップリファレンス３、受信ＰＬＬ（ＲＸＰＬＬ）１、シリアルパラレル変換器６、パラレルシリアル変換器７、分周回路９、送信ＰＬＬ（ＴＸＰＬＬ）Ｂ、レート制御部（ＲＡＴＥ）Ａ及びドライバ（ＤＲＶ）８から構成され、劣化した受信データ（ＤＲＸ）の波形を整形した送信データ（ＤＴＸ）を生成する機能を有する。
レシーバ４は、受信データ（ＤＲＸ）を受信する。クロックデータリカバリ（ＣＤＲ）５は、データを受信したレシーバ４の出力信号からリカバリデータ（ＤＣＤＲ）及びリカバリクロック（ＦＣＤＲ）を生成する。ＲＸＰＬＬ１は、参照クロック（ＦＲＥＦ）とＢＧＲ３の出力電圧であるＢＧＲ出力電圧（ＶＢＧＲ）が入力され、ＲＸクロック（ＦＰＬＬ＿ＲＸ）をＣＤＲ５に供給する。シリアルパラレル変換器６は、リカバリクロック（ＦＣＤＲ）を用いて、リカバリデータ（ＤＣＤＲ）をパラレル変換してパラレルデータ（ＤＰＡＲＡ）を生成する。
パラレルシリアル変換器７は、パラレルデータ（ＤＰＡＲＡ）をシリアルデータに変換して、送信データを生成する。ドライバ（ＤＲＶ）８は、パラレルシリアル変換器７から出力された信号を増幅して、送信データ（ＤＴＸ）を生成する。分周回路９は、リカバリクロック（ＦＣＤＲ）をＮ分の１に分周して、ＴＸＰＬＬＢに供給する。ＴＸＰＬＬＢは、分周回路９から出力された信号を参照クロックとして入力され、ＢＧＲ出力電圧（ＶＢＧＲ）を入力され、パラレルシリアル変換器７にＴＸクロック（ＦＰＬＬ＿ＴＸ）を供給する。
ＲＸＰＬＬ１及びＴＸＰＬＬＢは、前述した実施例のＬＤＯ及びＬＣＶＣＯを有する。ＲＸＰＬＬ１及びＴＸＰＬＬＢに用いるＬＤＯ及びＬＣＶＣＯは、前述したいずれの実施例のものでもよい。
レート制御部（ＲＡＴＥ）Ａは、リカバリデータ（ＤＣＤＲ）からレート決定信号（ＳＲＡＴＥ）を抽出して、ＲＸＰＬＬ１及びＴＸＰＬＬＢに送信し、ＲＸＰＬＬ１及びＴＸＰＬＬＢの出力クロック周波数を制御する。
なお、第３の実施例のインターフェース装置Ｃは、半導体集積回路上に実装するとよい。
図１３及び図１４を用いて、第３の実施例のインターフェース装置Ｃの伝送速度の調整動作を説明する。
受信データ（ＤＲＸ）は、データレートを設定する信号を含む。インターフェース装置Ｃは、受信データ（ＤＲＸ）からデータレートを設定する信号を抽出し、通信を阻害しないようにデータレートを変更する。
図１４に示すように、受信データ（ＤＲＸ）はデータレートを設定するためのデータレート設定信号（ＡＮ：Auto Negotiation）及びデータ（ＳＹＮＣ）によって構成される。データレート設定信号（ＡＮ）のデータレートは決まっているため、インターフェース装置Ｃはデータレート設定信号（ＡＮ）を受信することができる。
インターフェース装置Ｃがデータレート設定信号（ＡＮ）を受信すると、レート制御部（ＲＡＴＥ）Ａが、リカバリデータ（ＤＣＤＲ）からデータレート設定信号（ＡＮ）を解析して、求められるデータレートを判定する。レート制御部（ＲＡＴＥ）Ａは、判定したデータレートでインターフェース装置Ｃが動くように、レート決定信号（ＳＲＡＴＥ）を決定してＲＸＰＬＬ１及びＴＸＰＬＬＢに送信する。
ＲＸＰＬＬ１及びＴＸＰＬＬＢは、レート決定信号（ＳＲＡＴＥ）を受信すると、ＲＸクロック（ＦＰＬＬ＿ＲＸ）とＴＸクロック（ＦＰＬＬ＿ＴＸ）の周波数を変更するためのキャリブレーションを開始する。ＲＸＰＬＬ１及びＴＸＰＬＬＢは、実施例２（変形例１及び２を含む）のＰＬＬを用いて、キャリブレーションを行う。
以上に説明したように、第３の実施例のインターフェース装置Ｃは、低コストで複数のデータレートに対応することができる。
なお、本発明は前述した実施例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されない。また、ある実施例の構成の一部を他の実施例の構成に置き換えてもよい。また、ある実施例の構成に他の実施例の構成を加えてもよい。また、各実施例の構成の一部について、他の構成の追加・削除・置換をしてもよい。
また、前述した各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等により、ハードウェアで実現してもよく、プロセッサがそれぞれの機能を実現するプログラムを解釈し実行することにより、ソフトウェアで実現してもよい。
各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリ、ハードディスク、ＳＳＤ（Solid State Drive）等の記憶装置、又は、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に格納することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、実装上必要な全ての制御線や情報線を示しているとは限らない。実際には、ほとんど全ての構成が相互に接続されていると考えてよい。

Claims (6)

  1. 定電圧源から電圧が供給される共振器であって、
    前記定電圧源は電圧調整信号によって調整された出力電圧を前記共振器に出力し、
    前記共振器は、二つのインダクタンス、前記二つのインダクタンスの第２の端子の間に接続された容量及び二つのトランジスタを有し、
    前記各インダクタンスの第１の端子には、前記定電圧源から供給された電圧が入力され、
    前記各トランジスタは、前記インダクタンスの第２の端子から信号が入力され、逆側の前記インダクタンスの第２の端子から逆相の信号が入力されるように、前記二つのインダクタンスに接続され、
    前記各トランジスタの他の端子は、グランドに接続され、
    入力された制御信号及び周波数調整信号に応じて前記容量を可変し、
    少なくとも一つの前記インダクタンスの第２の端子から周波数を可変したクロック信号を出力し、
    前記定電圧源から出力された電圧によって前記クロック信号の周波数を可変することを特徴とする共振器。
  2. 所定の周波数の信号を出力する位相同期回路であって、
    位相比較器、チャージポンプ、ループフィルタ、共振器、定電圧源及び分周器を有し、
    前記分周器は、分周数設定信号によって分周数を設定し、
    前記位相比較器は、前記分周器から出力される帰還クロックと、入力された参照クロックとを比較して、位相差信号として出力し、
    前記共振器は、前記位相差信号が前記チャージポンプ及び前記ループフィルタを通して制御電圧として入力され、出力信号の周波数及び位相を所定の値に制御し、
    前記定電圧源は、前記参照クロック及びレート決定信号から決定された出力電圧調整信号が入力され、前記共振器に印加する出力電圧を調整し、
    前記共振器は、前記参照クロック及び前記レート決定信号から決定された周波数調整信号及び前記定電圧源から出力された出力電圧に基づいて、出力するクロック信号が所定の周波数になるように調整することを特徴とする位相同期回路。
  3. 請求項２に記載の位相同期回路であって、さらに、セレクタ及び論理部を有し、
    前記分周器は、前記レート決定信号を前記分周数設定信号として用いて前記分周数を設定し、
    前記共振器は、前記位相差信号が前記チャージポンプ、前記ループフィルタ及び前記セレクタを通して制御電圧として入力され、
    前記論理部は、
    前記分周器の出力信号、前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号及び前記周波数調整信号を決定し、
    前記決定された出力電圧調整信号を前記定電圧源に出力し、
    前記決定された周波数調整信号を前記共振器に出力することを特徴とする位相同期回路。
  4. 請求項２に記載の位相同期回路であって、さらに、ルックアップテーブルを有し、
    前記分周器は、前記ルックアップテーブルが出力する分周数設定信号によって前記分周数を設定し、
    前記ルックアップテーブルは、
    前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号、前記周波数調整信号及び前記分周数設定信号を決定し、
    前記決定された出力電圧調整信号を前記定電圧源に出力し、
    前記決定された周波数調整信号を前記共振器に出力し、
    前記決定された分周数設定信号を前記分周器に出力することを特徴とする位相同期回路。
  5. 請求項２に記載の位相同期回路であって、さらに、コンパレータ及び論理部を有し、
    前記分周器は、前記論理部が出力する分周数設定信号によって前記分周数を設定し、
    前記コンパレータは、所定の閾値電圧を用いて、前記共振器に入力される制御電圧の電圧値を判定し、レベル判定信号を前記論理部に出力し、
    前記論理部は、
    前記レベル判定信号、前記参照クロック及び前記レート決定信号に基づいて、前記共振器が出力するクロック信号が所定の周波数になるように、前記出力電圧調整信号、前記周波数調整信号及び前記分周数設定信号を決定し、
    前記決定された出力電圧調整信号を前記定電圧源に出力し、
    前記決定された周波数調整信号を前記共振器に出力し、
    前記決定された分周数設定信号を前記分周器に出力することを特徴とする位相同期回路。
  6. 請求項２から５のいずれか一つに記載の位相同期回路を第１及び第２のクロック発生器として用いた半導体集積回路装置であって、
    受信回路、前記第１のクロック発生器、クロック分離回路、前記第２のクロック発生器、レート制御部及び送信データ生成回路を有し、
    前記受信回路は、入力された受信データを受信し、
    前記第１のクロック発生器は、入力された参照クロックを用いて受信クロックを生成し、前記クロック分離回路に出力し、
    前記クロック分離回路は、前記生成された受信クロックを用いて、前記受信データからリカバリクロック及びリカバリデータを抽出し、
    前記第２のクロック発生器は、前記リカバリクロックを前記分周器が分周した信号を参照クロックとして用いて送信クロックを生成し、
    前記送信データ生成回路は、前記生成された送信クロックを用いて、リカバリデータを、前記受信データと異なるレートの送信用データに変換し、
    前記レート制御部は、前記リカバリデータから抽出された受信データのレート情報に従って、前記第１及び第２のクロック発生器が出力するクロック信号が所定の周波数になるように調整されたレート決定信号を出力することを特徴とする半導体集積回路装置。
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