CN114401001B - 一种锁相环快速锁相方法 - Google Patents

一种锁相环快速锁相方法 Download PDF

Info

Publication number
CN114401001B
CN114401001B CN202111660142.7A CN202111660142A CN114401001B CN 114401001 B CN114401001 B CN 114401001B CN 202111660142 A CN202111660142 A CN 202111660142A CN 114401001 B CN114401001 B CN 114401001B
Authority
CN
China
Prior art keywords
phase
locked loop
frequency
locking
loop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111660142.7A
Other languages
English (en)
Other versions
CN114401001A (zh
Inventor
侯卫兵
雷伟龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Litong Communication Co ltd
Original Assignee
Beijing Litong Communication Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Litong Communication Co ltd filed Critical Beijing Litong Communication Co ltd
Priority to CN202111660142.7A priority Critical patent/CN114401001B/zh
Publication of CN114401001A publication Critical patent/CN114401001A/zh
Application granted granted Critical
Publication of CN114401001B publication Critical patent/CN114401001B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种锁相环快速锁相方法，涉及锁相环技术领域。本发明包括：步骤一，在锁相环工作之前进行几个频点的校准，并把这几个频点对应的电容控制字存储下来，当需要改变锁相环的输出频率到一个目标值时，首先读取此频点对应的电容阵列控制字，然后控制锁相环进入闭环状态，开始正常锁定过程；步骤二，压控振荡器的电容校准，采用LC压控振荡器的拓扑结构。本发明的锁相环环路带宽为310KHz，相位裕度为51度，锁相环的锁定过程，在10us之内，锁相环的控制电压达到稳定，锁相环实现锁定，如果计入读取电容阵列校准结果的时间以及不同工艺、温度和电压的影响，本设计可以满足锁定时间<25us的要求。

Description

一种锁相环快速锁相方法
技术领域
本发明属于锁相环技术领域，特别是涉及一种锁相环快速锁相方法。
背景技术
本设计要求锁相环的锁定时间<25us。如果将压控振荡器电容阵列的校准时间考虑进来，这个要求比较严苛。
压控振荡器中的电容阵列校准需要利用参考时钟开一个时间窗口，在此时钟窗口内对压控振荡器的输出信号进行计数，从而计算出压控振荡器的振荡频率。根据振荡频率与目标振荡频率的差别，相应调整电容阵列的电容控制字，进而继续计算振荡频率并调整电容控制字，直到找到最接近目标频率的电容控制字。
如图2所示，以参考频率为122.88MHz为例，为了使最终校准误差小于 1MHz，至少需要13位的时间窗口，此时每次计数至少需要66.7us。为了减少校准时间，上述校准可以用二分法实现，减小校准的步骤，此时最多需要重复10步计算频率的过程，由此校准时间达到了667us，远远超出我们的锁定时间要求。
为了解决上面校准时间过长的问题，我们步骤一，在锁相环工作之前进行几个频点的校准，并把这几个频点对应的电容控制字存储下来。
发明内容
本发明的目的在于提供一种锁相环快速锁相方法，解决了现有锁相环的锁定校准时间过长的技术问题。
为达上述目的，本发明是通过以下技术方案实现的：
一种锁相环快速锁相方法，包括步骤一，在锁相环工作之前进行几个频点的校准，并把这几个频点对应的电容控制字存储下来，当需要改变锁相环的输出频率到一个目标值时，首先读取此频点对应的电容阵列控制字，然后控制锁相环进入闭环状态，开始正常锁定过程；
步骤二，压控振荡器的电容校准，采用LC压控振荡器的拓扑结构，在电路中使用9位电容阵列扩大压控振荡器的频率调节范围，同时降低了压控振荡器的增益KVCO，减小电源等噪声的影响；
步骤三，锁相环的频率锁定过程，通过频率合成器分析并选取合适的锁相环环路参数，将锁相环设计在合适的环路带宽状态下，以便锁相环在改变频率时满足锁定时间的要求。
可选的，LC压控振荡器电容阵列需要数字控制，步骤一还包括在锁相环工作之前首先需要对压控振荡器进行校准，确定最接近目标频率的电容控制字，然后控制锁相环在闭环状态下进行锁定，设计中需要考虑压控振荡器频率校准所需的时间，减小其对整个锁相环锁定时间的影响。
可选的，步骤三还包括在射频收发系统中的本振信号时，在信道情况改变的条件下，系统要求锁相环能够快速响应、改变锁定频率，减小其从失锁到锁定过程所需的变频稳定时间。
可选的，提前将压控振荡器校准结果存储下来的方法减少校准时间对锁定时间的影响，步骤一中还包括分析锁相环锁定时间与环路带宽的关系，频率合成器的相位域闭环传输函数为：
Figure GDA0003511127730000021
以三阶环路滤波器进行计算
Figure GDA0003511127730000031
T2＝R2·C2。
其中A2＝C1·C2·C3·R2·R3，A1＝C2·R2·(C1+C3)+C3·R3，
A0＝C1+C2+C3，则闭环传输函数可以整理为：
Figure GDA0003511127730000032
其中
Figure GDA0003511127730000033
当高阶项系数比低阶项系数小很多时，(根据初值理论，上述假设只会影响到系统的一些初始特性，比如过冲，对锁定时间影响很小)公式简化为二阶表达：
Figure GDA0003511127730000034
定义自然角频率和衰减因子为下面公式：
Figure GDA0003511127730000035
Figure GDA0003511127730000036
当锁相环一开始锁定在频率f1,然后改变分频比N使得锁相环改变频率到 f2，此过程等效于将参考频率从f1/N改变到f2/N。
利用反拉普拉斯变换，可以计算得到频率改变时稳定时间的表达式为：
Figure GDA0003511127730000037
括号中表达式的最大值为：
Figure GDA0003511127730000041
括号中表达式的最大值为：
Figure GDA0003511127730000042
上式可以简化为：
Figure GDA0003511127730000043
其中，tol为锁相环频率合成器最终锁定时的频率误差。
同时锁相环的环路带宽和相位裕度可以表达为：
ωc＝2·ξ·ωn
Figure GDA0003511127730000044
本发明的实施例具有以下有益效果：
本发明的锁相环环路带宽为310KHz，相位裕度为51度，锁相环的锁定过程，在10us之内，锁相环的控制电压达到稳定，锁相环实现锁定，如果计入读取电容阵列校准结果的时间以及不同工艺、温度和电压的影响，本设计可以满足锁定时间<25us的要求。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明一实施例的压控振荡器的结构图；
图2为本发明一实施例的压控振荡器校准的频率精度和计数时间表格示意图；
图3为本发明一实施例的压控振荡器电容控制字的频率覆盖示意图；
图4为本发明一实施例的三阶环路滤波器的原理框图；
图5为本发明一实施例的锁相环的锁定过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
为了保持本发明实施例的以下说明清楚且简明，本发明省略了已知功能和已知部件的详细说明。
请参阅图1-5所示，在本实施例中提供了一种锁相环快速锁相方法，包括：步骤一，在锁相环工作之前进行几个频点的校准，并把这几个频点对应的电容控制字存储下来，当需要改变锁相环的输出频率到一个目标值时，首先读取此频点对应的电容阵列控制字，然后控制锁相环进入闭环状态，开始正常锁定过程，LC压控振荡器电容阵列需要数字控制，在锁相环工作之前首先需要对压控振荡器进行校准，确定最接近目标频率的电容控制字，然后控制锁相环在闭环状态下进行锁定，设计中需要考虑压控振荡器频率校准所需的时间，减小其对整个锁相环锁定时间的影响；
步骤二，压控振荡器的电容校准，采用LC压控振荡器的拓扑结构，在电路中使用9位电容阵列扩大压控振荡器的频率调节范围，同时降低了压控振荡器的增益KVCO，减小电源等噪声的影响，压控振荡器利用9位电容阵列达到频率覆盖的目的，不同电容控制字覆盖频率的情况，电容控制字在20～420的范围内可以覆盖6GHz～12GHz；
步骤三，锁相环的频率锁定过程，通过频率合成器分析并选取合适的锁相环环路参数，将锁相环设计在合适的环路带宽状态下，以便锁相环在改变频率时满足锁定时间的要求，在射频收发系统中的本振信号时，在信道情况改变的条件下，系统要求锁相环能够快速响应、改变锁定频率，减小其从失锁到锁定过程所需的变频稳定时间。
实施例1，提前将压控振荡器校准结果存储下来的方法减少校准时间对锁定时间的影响，步骤一中还包括分析锁相环锁定时间与环路带宽的关系，频率合成器的相位域闭环传输函数为：
Figure GDA0003511127730000061
以三阶环路滤波器进行计算
Figure GDA0003511127730000062
T2＝R2·C2。
其中A2＝C1·C2·C3·R2·R3，A1＝C2·R2·(C1+C3)+C3·R3，
A0＝C1+C2+C3，则闭环传输函数可以整理为：
Figure GDA0003511127730000063
其中
Figure GDA0003511127730000071
当高阶项系数比低阶项系数小很多时，(根据初值理论，上述假设只会影响到系统的一些初始特性，比如过冲，对锁定时间影响很小)公式简化为二阶表达：
Figure GDA0003511127730000072
定义自然角频率和衰减因子为下面公式：
Figure GDA0003511127730000073
Figure GDA0003511127730000074
当锁相环一开始锁定在频率f1,然后改变分频比N使得锁相环改变频率到f2，此过程等效于将参考频率从f1/N改变到f2/N。
利用反拉普拉斯变换，可以计算得到频率改变时稳定时间的表达式为：
Figure GDA0003511127730000075
括号中表达式的最大值为：
Figure GDA0003511127730000076
括号中表达式的最大值为：
Figure GDA0003511127730000077
上式可以简化为：
Figure GDA0003511127730000078
其中，tol为锁相环频率合成器最终锁定时的频率误差。
同时锁相环的环路带宽和相位裕度可以表达为：
ωc＝2·ξ·ωn
Figure GDA0003511127730000081
从推导的锁相环锁定时间的公式可以看出，锁相环的锁定时间与锁相环的环路带宽成反比，环路带宽越大，锁相环的锁定时间越小。
最终，我们设计的锁相环环路带宽为310KHz，相位裕度为51度，锁相环的锁定过程，在10us之内，锁相环的控制电压达到稳定，锁相环实现锁定，如果计入读取电容阵列校准结果的时间以及不同工艺、温度和电压的影响，本设计可以满足锁定时间<25us的要求。
实施例2参考锁相环(PLL)，被配置成提供目标信号；以及控制器，被配置成校准参考锁相环，从而在所述通信装置从第一操作模式转换成第二操作模式时，所述目标信号跟踪参考信号；其中，所述控制器被进一步配置成通过将目标频率调节预定量来校准所述参考锁相环，所述预定量表示预知的调谐信号偏移，所述调谐信号偏移是由所述第一操作模式和所述第二操作模式之间的转换所引起的，所述第一操作模式为接收操作模式，并且所述第二操作模式为发送操作模式。优选所述参考锁相环包括：压控振荡器(VCO)，被配置成响应于调谐信号而提供所述目标信号；其中，控制器模块被配置成在所述调谐信号上耦合所述预定量来调节所述目标信号，所述控制器被进一步配置成通过进一步调节所述目标频率以补偿操作条件，从而进一步校准所述参考锁相环，所述参考锁相环包括：压控振荡器(VCO)，被配置成响应于所述调谐信号和频率控制信号而提供所述目标信号，其中，控制器模块被配置成在所述调谐信号上耦合所述预定量并且将频率控制信号调节基于所述操作条件的量，从而调节所述目标信号，所述通信装置被配置成根据通信标准进行操作，所述控制器被进一步配置成在通信标准所分配的用于从所述第一操作模式转换成所述第二操作模式的时间内校准所述参考锁相环，所述通信标准选自由以下标准构成的组：第二代无线电话技术(2G)；第三代无线电话技术(3G)；长期演进频分双工(LTE FDD)；长期演进时分双工(LTE TDD)；以及时分同步码分多址 (TD-SCDMA)，控制器模块被配置成在所述通信装置占用通信信道时使用检索算法来校准所述参考锁相环。
另一方面涉及用于在通信装置从第一操作模式转换成第二操作模式时校准参考锁相环(PLL)的方法，其包括：(a)提供调谐信号；以及(b) 调节所述调谐信号直到目标信号跟踪参考信号，所述调节包括：将目标频率调节预定量，所述预定量表示预知的调谐信号偏移，所述调谐信号偏移是由第一操作模式和第二操作模式之间的转换所引起的，所述第一操作模式为接收操作模式，并且所述第二操作模式为发送操作模式，所述第一操作模式为发送操作模式，并且所述第二操作模式为接收操作模式，步骤(b) 包括：(b)(i)在压控振荡器(VCO)的调谐信号上耦合所述预定量来调节所述调谐信号，所述调节进一步包括：调节所述目标频率以补偿操作条件，步骤(b)包括：(b)(i)在压控振荡器(VCO)的调谐信号上耦合所述预定量以调节所述目标信号；以及(b)(ii)基于所述操作条件的变化通过检索算法的比例缩小版本来调节压控振荡器(VCO)的频率控制信号，从而调节所述目标信号，所述通信装置被配置成根据通信标准进行操作，步骤(b)包括：(b)(i)在所述通信标准所分配的用于从第一操作模式转换成第二操作模式的时间内调节所述调谐信号直到所述目标信号跟踪所述参考信号，所述通信标准选自由以下标准构成的组：第二代无线电话技术(2G)；第三代无线电话技术(3G)；长期演进频分双工(LTEFDD)；长期演进时分双工(LTE TDD)；以及时分同步码分多址(TD-SCDMA)，进一步包括：(c)在所述通信装置占用通信信道时，使用所述检索算法调节所述调谐信号直到所述目标信号跟踪参考信号。
通信装置可以校准锁相环(PLL)的三种校准类型。这三种校准类型包括完全校准、精细校准以及偏置校准。在通信装置进行的通信信道的第一次占用(engagement)和/或任何随后的占用期间，通信装置将使用完全校准。当有短暂但是足以让通信装置在操作模式之间转换的时间时，通信装置将使用精细校准。通常，提供给通信装置的时间由通信标准确定。精细校准包括完全校准的比例缩小版本(scaled down version)并任选施加预定偏置以补偿操作模式之间的转换。当提供给通信装置在操作模式之间转换的时间有限时，通信装置将使用偏置校准。偏置校准包括施加预定偏置以补偿操作模式之间的转换，通信装置在接收操作模式或发送操作模式中，校准参考PLL。就下面将进一步讨论的那样，从接收操作模式切换成发送操作模式和/或从发送操作模式切换成接收操作模式之后，通信装置调节参考PLL的校准，以促使参考PLL进入锁定状态。在诸如第二代无线电话技术(2G)、第三代无线电话技术(3G)、长期演进频分双工(LTE FDD)、长期演进时分双工(LTE TDD)、以及时分同步码分多址(TD-SCDMA)的通信标准和/或在不背离本公开的精神和范围的情况下，对于相关领域的技术人员而言显而易见的任何其他合适的通信标准所允许的时间内，通信装置调节目标信号的校准，通信装置占用通信信道时，控制器模块校准参考 PLL，并且通信装置从第一操作模式切换成第二操作模式(比如，发送操作模式)时，该控制器模块校准参考PLL。控制器模块监测参考PLL的适当的调谐信号，该调谐信号表示参考信号和目标信号之间的差值。在进行下面要讨论的各种校准的期间，控制器模块调节控制信号，从第一操作模式转换成第二操作模式时，控制器模块进行时间缩短的校准。时间缩短的校准允许快速调节目标信号，同时给参考PLL进入锁定状态留下充足的时间。与其他通信装置相比，某些通信标准提供更长的持续时间，以从第一操作模式转换成第二操作模式。比如，从发送操作模式转换成接收操作模式时，TD-SCDMA通信标准允许校准.微秒，并且在这些操作模式之间进行转换时，LTE TDD通信标准允许校准微秒，进行完全校准时，控制器模块校准参考PLL以在接收操作模式中以第一频率提供目标频率。在该实例中，通信装置从第一操作模式转换成第二操作模式时，目标频率偏移为第二频率。在该实例中，控制器模块进行偏置校准，以便将目标频率从第二频率调节成第一频率。将目标信号调节预定量之后，在通信标准所规定的持续时间内，参考PLL进入锁定状态，精细校准包括如上所述的偏置校准，以及用于补偿通信装置的操作条件(例如，以温度为例)的目标频率的另一种调节。通常，与进行完全校准相比，这种不同的调节显然需要更少的时间。使用精细校准调节目标信号之后，在通信标准所规定的持续时间内，参考 PLL进入(settle)锁定状态，通常，偏置校准不如完全校准和精细校准精确，但是与完全校准和精细校准相比，需要更少的时间。比如，从接收操作模式转换成发送操作模式时，TD-SCDMA通信标准允许校准75微秒。在所允许的75微秒内可完成精细校准。结果，由于75微秒足以完成精细校准，同时精细校准提供比偏置校准更精确的校准，所以控制器模块可选择精细校准，而非偏置校准。作为另一个实例。从发送操作模式转换成接收操作模式时，TD-SCDMA通信标准将校准时间限制为12.5微秒。在所允许的 12.5微秒内不能完成精细校准，但是在12.5微秒内可完成偏置校准。结果，控制器模块可选择偏置校准，而非精细校准，PFD将参考信号的频率和/ 或相位以及分割的反馈信号的频率和/或相位之间的差转换成误差信号。具体而言，PFD通过比较分割的反馈信号的频率和/或相位和参考信号的频率和/或相位以检测参考信号和分割的反馈信号(divided feedbacksignal) 之间的偏差，从而产生误差信号。当误差信号的频率和相位与分割的反馈信号的频率和相位基本相等时，参考PLL处于锁定状态。在锁定状态中，误差信号与参考信号和分割的反馈信号之间的相位差成比例，电荷泵将误差信号转换成电压/电流域表示(表示为电荷泵输出)，以控制VCO的频率。参考PLL处于未锁定状态时，电荷泵根据误差信号增大或减小电荷泵输出。参考PLL处于锁定状态时，将误差信号最小化，并且电荷泵将电荷泵输出保持为基本固定的值，环路滤波器可用于从电荷泵输出中去除不需要的噪音，从而产生调谐信号。环路滤波器可实现为低通滤波器，以便抑制电荷泵输出中的高频分量，从而允许电荷泵输出的直流(DC)分量或近直流分量控制VCO。环路滤波器也维持参考PLL的稳定性，控制器模块可提供信道传输信号，该信道传输信号使可选的颤振模块提供对应于通信信道的分频比控制信号。控制器模块提供频率控制信号的第一值，从而使VCO提供第一频率的目标信号。一旦目标信号已经到达第一频率，那么控制器模块监测调谐信号。控制器模块比较调谐信号和预定的调谐信号，以确定参考 PLL是否处于锁定状态。参考PLL处于锁定状态时，预定的调谐信号表示位于参考PLL内的预知的调谐信号。比如，参考PLL处于锁定状态时，预知的调谐信号可表示直流电压。控制器模块比较调谐信号和预知的调谐信号之间的差的大小和锁定阈值。差的大小小于或等于锁定阈值时，目标信号充分地与参考信号相关。在这种情况下，参考PLL进入锁定的状态，以跟踪参考信号，然而，差的大小大于锁定阈值时，目标信号未充分地与参考信号相关。在这种情况下，参考PLL处于未锁定状态。然后，控制器模块为频率控制信号提供第二值，从而使VCO提供第二频率的目标信号。控制器模块确定第二频率是否使参考PLL进入锁定状态。如果未进入锁定状态，那么控制器模块继续调节频率控制信号，直到VCO进入锁定状态。然而，此例子并非限制性的，相关领域技术人员能理解，其他方法也可用于调谐参考PLL，以使参考PLL进入锁定状态，在接收操作模式中，从通信信道中接收通信信号之后，通信装置可从接收操作模式转换成发送操作模式。在通信信道上传输通信信号之后，通信装置可从发送操作模式转换回接收操作模式，或者占用另一个通信信道。如上所述，在通信装置在这些操作模式之间进行转换的情况下，控制器模块可使用精细校准和/或偏置校准来校准参考PLL。通常，根据通信装置进行操作的通信标准来选择精细校准和/或偏置校准，通信装置可以LTE TDD标准进行操作。通信装置从接收操作模式转换成发送操作模式时，LTE TDD标准允许控制器模块用71.3 微秒校准VCO，使得将参考PLL锁定在参考信号上。在这种情况下，通信装置从接收操作模式转换成发送操作模式时，控制器模块选择精细校准，通过将目标信号调节预定量，控制器模块可进行偏置校准，该预定量与目标信号的偏移相关，而目标信号的偏移相关由在操作模式之间进行转换所引起。通常，预定量表示耦合到调谐信号上的预定的电压和/或电流、和/ 或VCO调谐元件的偏移。此预定的电压电流和/或VCO调谐元件偏移目标信号，以便调和在操作模式之间进行转换时所产生的差。将目标信号调节预定量之后，在通信标准所规定的持续时间内，参考PLL进入锁定状态。
上述实施例可以相互结合。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施方式能够以除了在这里图示或描述的那些以外的顺序实施。
在本发明的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

Claims (3)

1.一种锁相环快速锁相方法，其特征在于，包括：
步骤一，在锁相环工作之前进行几个频点的校准，并把这几个频点对应的电容控制字存储下来，当需要改变锁相环的输出频率到一个目标值时，首先读取此频点对应的电容阵列控制字，然后控制锁相环进入闭环状态，开始正常锁定过程；
步骤二，压控振荡器的电容校准，采用LC压控振荡器的拓扑结构，在电路中使用9位电容阵列扩大压控振荡器的频率调节范围，同时降低了压控振荡器的增益KVCO，减小电源的噪声的影响；
步骤三，锁相环的频率锁定过程，通过频率合成器分析并选取锁相环环路参数，将锁相环设计在环路带宽状态下，以便锁相环在改变频率时满足锁定时间的要求。
2.如权利要求1所述的一种锁相环快速锁相方法，其特征在于，步骤一还包括在锁相环工作之前首先需要对压控振荡器进行校准，确定最接近目标频率的电容控制字，然后控制锁相环在闭环状态下进行锁定，考虑压控振荡器频率校准所需的时间，减小其对整个锁相环锁定时间的影响。
3.如权利要求2所述的一种锁相环快速锁相方法，其特征在于，步骤三还包括在射频收发系统中的本振信号时，在信道情况改变的条件下，系统要求锁相环能够快速响应、改变锁定频率，减小其从失锁到锁定过程所需的变频稳定时间。
CN202111660142.7A 2021-12-30 2021-12-30 一种锁相环快速锁相方法 Active CN114401001B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111660142.7A CN114401001B (zh) 2021-12-30 2021-12-30 一种锁相环快速锁相方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111660142.7A CN114401001B (zh) 2021-12-30 2021-12-30 一种锁相环快速锁相方法

Publications (2)

Publication Number Publication Date
CN114401001A CN114401001A (zh) 2022-04-26
CN114401001B true CN114401001B (zh) 2022-11-15

Family

ID=81228581

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111660142.7A Active CN114401001B (zh) 2021-12-30 2021-12-30 一种锁相环快速锁相方法

Country Status (1)

Country Link
CN (1) CN114401001B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257302A (zh) * 2007-02-27 2008-09-03 北京朗波芯微技术有限公司 振荡器的频率调节方法及小数分频锁相环频率合成器
US8008956B1 (en) * 2010-05-18 2011-08-30 Kwangwoon University Industry-Academic Collaboration Foundation Frequency synthesizer and high-speed automatic calibration device therefor
CN105577180A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种锁相环快速锁定和带宽校准的系统和方法
WO2018000530A1 (zh) * 2016-06-28 2018-01-04 上海晶曦微电子科技有限公司 锁相环路中压控振荡器的校准系统及方法
CN107846216A (zh) * 2017-11-16 2018-03-27 上海华虹集成电路有限责任公司 一种锁相环自校准电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7486147B2 (en) * 2006-12-06 2009-02-03 Broadcom Corporation Low phase noise phase locked loops with minimum lock time
US8049540B2 (en) * 2008-09-19 2011-11-01 Analog Devices, Inc. Calibration system and method for phase-locked loops
US8611842B2 (en) * 2011-11-04 2013-12-17 Broadcom Corporation Apparatus and method for fast phase locked loop (PLL) settling for cellular time-division duplex (TDD) communications systems
CN107911114B (zh) * 2017-11-15 2021-03-09 中国科学技术大学 一种恒定环路带宽的宽带锁相环

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257302A (zh) * 2007-02-27 2008-09-03 北京朗波芯微技术有限公司 振荡器的频率调节方法及小数分频锁相环频率合成器
US8008956B1 (en) * 2010-05-18 2011-08-30 Kwangwoon University Industry-Academic Collaboration Foundation Frequency synthesizer and high-speed automatic calibration device therefor
CN105577180A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种锁相环快速锁定和带宽校准的系统和方法
WO2018000530A1 (zh) * 2016-06-28 2018-01-04 上海晶曦微电子科技有限公司 锁相环路中压控振荡器的校准系统及方法
CN107846216A (zh) * 2017-11-16 2018-03-27 上海华虹集成电路有限责任公司 一种锁相环自校准电路

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
"A Dynamic Phase Error Compensation Technique for";Wei-Hao Chiu...;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;20100607;第45卷(第6期);全文 *
"A Time-Constant Calibrated Phase-Locked Loop";Sung-Rung Han...;《IEEE Transactions on Circuits and Systems II: Express Briefs》;20070115;第54卷(第1期);全文 *
"一种快速锁定的锁相环电路结构的研究";高鹏...;《集成电路应用》;20210810;第38卷(第8期);全文 *
"一种快速锁定锁相环的方案设计";潘鸿泽...;《电子技术应用》;20191106;第45卷(第11期);全文 *

Also Published As

Publication number Publication date
CN114401001A (zh) 2022-04-26

Similar Documents

Publication Publication Date Title
KR102527388B1 (ko) 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
US8531245B2 (en) Temperature compensation in a PLL
US7907022B2 (en) Phase-locked loop and method for operating the same
US6317006B1 (en) Frequency synthesizer utilizing phase shifted control signals
US6308055B1 (en) Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
US6167245A (en) Method and apparatus for operating a PLL with a phase detector/sample hold circuit for synthesizing high-frequency signals for wireless communications
US6327463B1 (en) Method and apparatus for generating a variable capacitance for synthesizing high-frequency signals for wireless communications
US6137372A (en) Method and apparatus for providing coarse and fine tuning control for synthesizing high-frequency signals for wireless communications
US6304146B1 (en) Method and apparatus for synthesizing dual band high-frequency signals for wireless communications
US6574288B1 (en) Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications
EP1933464B1 (en) Adaptive bandwith phase locked loop with feedforward divider
EP1982410B1 (en) Oscillator gain equalization
EP0669722B1 (en) PLL circuit having shortened locking time
EP2140549B1 (en) Oscillator signal stabilization
US8487707B2 (en) Frequency synthesizer
US20050105661A1 (en) Phase-locked loop structures with enhanced signal stability
US6311050B1 (en) Single integrated circuit phase locked loop for synthesizing high-frequency signals for wireless communications and method for operating same
CN104579330A (zh) 一种锁相环的两步自动频率校准电路和方法
CN101483435A (zh) 双环路频率综合器及双环路频率综合器的调谐方法
CN114301456A (zh) 锁相环电路、时钟发生器及电子设备
CN114401001B (zh) 一种锁相环快速锁相方法
US20090206894A1 (en) Phase-Locked Loop with Adaptive Performance
US20080036544A1 (en) Method for adjusting oscillator in phase-locked loop and related frequency synthesizer
TWI828473B (zh) 鎖相迴路電路以及時脈產生方法
JP2842847B2 (ja) Ｐｌｌシンセサイザ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Hou Weibing

Inventor after: Zhang Li

Inventor before: Hou Weibing

Inventor before: Lei Weilong