CN114301456A - 锁相环电路、时钟发生器及电子设备 - Google Patents

Abstract

一种锁相环电路、时钟发生器及电子设备，电路包括压控振荡器、频率锁定模块和相位锁定模块；频率锁定模块，用于根据输入的参考时钟将压控振荡器输出的信号频率锁定至目标频率形成第一信号；相位锁定模块，与频率锁定模块和压控振荡器连接，用于根据参考时钟的相位和第二信号的相位输出相位比较结果，第二信号由第一信号分频后形成；频率锁定模块，还用于根据相位比较结果调整第一信号的分频比以实现第二信号和参考时钟的相位保持一致。通过频率锁定模块和相位锁定模块实现第二信号和参考时钟的相位保持一致，使得相位锁定模块输入的初始相位误差在闭环时接近零，实现了锁相环电路的快速锁定，提高了数据通信速度。

Description

锁相环电路、时钟发生器及电子设备

技术领域

本申请涉及电子技术领域，具体涉及一种锁相环电路、时钟发生器及电子设备。

背景技术

锁相环电路是信号处理领域，尤其是时钟信号处理领域一个十分重要的模块，基于锁相环电路的时钟芯片被广泛应用在通信行业、数据中心行业、汽车行业和消费电子行业等。另外，锁相环电路也作为一个关键的模块，被集成于诸如模数转换器、串行收发机、射频收发机、控制器等集成电路系统中。

现有的锁相环电路在锁相过程中，要达到锁定频率精度，收敛时间较长，影响数据通信。

发明内容

鉴于此，本申请提供一种锁相环电路、时钟发生器及电子设备，以解决现有的锁相环电路在锁相过程中，要达到锁定频率精度，收敛时间较长，影响数据通信的问题。

本申请提供的一种锁相环电路，包括：包括压控振荡器、频率锁定模块和相位锁定模块；所述频率锁定模块，用于根据输入的参考时钟将所述压控振荡器输出的信号频率锁定至目标频率形成第一信号；相位锁定模块，与所述频率锁定模块和所述压控振荡器连接，用于根据所述参考时钟的相位和第二信号的相位输出相位比较结果，所述第二信号由所述第一信号分频后形成；所述频率锁定模块，还用于根据所述相位比较结果调整所述第一信号的分频比以实现所述第二信号和所述参考时钟的相位保持一致。

可选的，所述相位锁定模块包括相位比较单元和分频单元；所述相位比较单元，用于根据所述参考时钟和所述第二信号的相位输出所述相位比较结果；所述频率锁定模块，与所述相位比较单元连接，还用于根据所述相位比较结果输出分频控制信号调整所述分频单元的分频比；所述分频单元，连接于所述压控振荡器和所述相位比较单元之间，用于根据所述分频比对所述第一信号进行分频以实现所述第二信号和所述参考时钟的相位保持一致。

可选的，所述频率锁定模块包括频率比较单元和控制单元；所述频率比较单元，用于求取所述参考时钟和所述压控振荡器输出信号的频率比值，并根据所述频率比值与预设分频比的大小输出分频判断结果；所述控制单元，与所述频率比较单元、相位比较单元和所述分频单元连接，用于根据所述分频判断结果和所述相位比较结果输出频率控制信号和所述分频控制信号；所述压控振荡器还用于根据所述频率控制信号控制输出信号的频率至所述目标频率形成所述第一信号。

可选的，所述相位比较单元包括鉴频鉴相器和比较器；所述鉴频鉴相器，用于判断所述参考时钟和所述第二信号的相位顺序，并输出第一比较信号和第二比较信号；所述比较器的触发端与所述参考时钟连接、时钟端与所述第二信号连接，用于根据所述参考时钟和所述第二信号的相位顺序输出所述相位比较结果；

或，

所述比较器，与所述鉴频鉴相器的输出端连接，用于根据所述第一比较信号和所述第二比较信号输出所述相位比较结果。

可选的，所述控制单元还用于根据所述相位比较结果输出第一电压调整信号；所述频率锁定模块还包括调整单元；所述调整单元，连接于所述控制单元和所述压控振荡器之间，用于根据所述第一电压调整信号输出第二电压调整信号；所述压控振荡器还用于根据所述频率控制信号和所述第二电压调整信号控制输出信号的频率至所述目标频率。

可选的，所述调整单元包括数模转换器；所述数模转换器，用于将所述第一电压调整信号转换成所述第二电压调整信号。

可选的，所述相位锁定模块还包括电压电流转换单元、第一开关单元、第二开关单元和滤波单元；所述电压电流转换单元，与所述相位比较单元连接，用于将所述相位比较单元输出的电压脉冲信号转换为电流脉冲信号；所述第一开关单元，连接于所述数模转换器和所述滤波单元之间，所述第二开关单元，连接于所述电压电流转换单元和所述滤波单元之间，所述第一开关单元导通且所述第二开关单元断开以实现所述第二信号和所述参考时钟的相位保持一致，所述第一开关单元断开且所述第二开关单元导通以实现所述相位锁定模块进入闭环；所述压控振荡器，与所述滤波单元连接，用于根据滤波后的所述第二电压调整信号和所述频率控制信号形成所述第一信号。

可选的，所述相位锁定模块还包括数控延迟单元；所述数控延迟单元的输入端与所述分频单元的输出端连接、输出端与所述相位比较单元的输入端连接、控制端与所述控制单元连接，所述数控延迟单元，用于根据延迟控制信号和所述分频单元输出的反馈信号输出延迟后的第二信号；所述控制单元还用于根据所述分频判断结果和所述相位比较结果输出所述延迟控制信号；所述相位比较单元，还用于根据所述参考时钟和所述延迟后的第二信号输出所述相位比较结果。

可选的，所述数控延迟单元包括数字-时间转换器。

本申请还提供一种时钟发生器，包括所述的锁相环电路。

本申请还提供一种电子设备，包括所述的时钟发生器。

本申请的锁相环电路，通过频率锁定模块和相位锁定模块实现第二信号和参考时钟的相位保持一致，使得相位锁定模块输入的初始相位误差在闭环时接近零，实现了锁相环电路的快速锁定，提高了数据通信速度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的锁相环电路的结构示意图；

图2为传统锁相环电路的锁频与锁相的流程图；

图3为传统锁相环电路的锁定过程与锁定时间的示意图；

图4为本申请一实施例的锁相环电路的结构示意图；

图5为本申请一实施例的锁相环电路的结构示意图；

图6中(a)为传统的PLL中PFD输入输出的波形时序图，(b)为本申请的PLL中的鉴频鉴相器及相位比较器(PFD&COMP)输入输出的波形时序图；

图7为本申请一实施例的锁相环电路的结构示意图；

图8为本申请一实施例的锁相环电路的工作流程图；

图9为本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的流程图；

图10为本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的时序图；

图11为本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的流程图；

图12为本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位时分频器的分频比的时序图；

图13为本申请一实施例的锁相环电路的锁定过程与锁定时间的示意图；

图14为本申请一实施例的锁相环电路的结构示意图；

图15为本申请一实施例的相位比较单元的结构示意图；

图16为本申请一实施例的相位比较单元的结构示意图。

具体实施方式

在介绍本申请具体实施例之前，首先介绍描述本申请具体实施方式时用到的缩略语、中英文对照以及关键术语定义。

表1：缩略语、中英文对照表

锁相环电路通过负反馈环路对系统中的高频压控振荡器(VCO)进行调节，使其相位和频率均与接收的参考时钟对齐，具体的，相位对齐指的是：VCO输出信号的相位与参考时钟相位差形成固定的相位差；频率对齐指的是：VCO输出频率与参考时钟相等或成为相应的倍数关系。超高精度、超低延时的通信技术的发展对通信系统中的锁相环电路提出了更严格的时序要求。

发明人在实现本申请的技术方案时发现：

请参看图1，传统的锁相环电路的结构示意图。

图1中的锁相环电路，是由压控振荡器(VCO)、一个锁频环回路FLL和一个锁相回路PLL组成。其中，锁频环回路FLL包含鉴频器(FD)和状态机(SM)。锁相回路PLL由鉴频鉴相器(PFD)、电荷泵(CHGP)、滤波器(FLT)，可编程分频器(DIV)和组成。状态机SM输出开关控制信号sw0、sw1以控制开关K0和K1的导通或关断。Vind是固定电压值，用于调整电压vtune的电压值。压控振荡器(VCO)根据调整电压vtune的电压值和FLL输出的频率控制信号vco_code的值调整输出信号clk_vco的频率，实现频率锁定。

请参看图2，传统锁相环电路的锁频与锁相的流程图。

传统锁相环电路的锁频与锁相过程是：

S11、在开环状态下。

S12、通过鉴频器输出fd_out的值，并利用状态机搜索VCO的频率控制信号vco_code。

S13、在搜索vco_code完成后，闭环锁相环。

S14、闭合开关K1，断开开关K0。

S15、使锁相环相位自由锁定。

但是，在锁相环PLL进入闭环时刻，PFD输入的相位误差是一个随机的值，该相位误差指的是参考时钟clk_ref和反馈时钟clk_fb之间的相位误差，该相位误差的随机值可能会很大，使得在PLL闭环期间，VCO的频率会跳出其在开环下的锁定频率精度的范围，重新进入一个锁频又锁相的过程，具体的如图3所示。

图3中，在开环FLL期间进行频率锁定，将信号Fvco锁定在锁定频率精度范围内，图3中Fvco的纵向幅度越大表示信号Fvco与锁定频率偏离越远，Fvco越接近虚线表示越接近锁定频率，当Fvco在锁定频率精度范围内后，完成频率锁定，闭合开关K1，断开开关K0进入闭环相位锁定PLL阶段。由于现有的闭环相位锁定PLL是自由锁定，在锁相环PLL进入闭环时刻，PFD输入的相位误差是一个随机的值，该相位误差的随机值可能会很大，使得在PLL闭环期间，VCO的频率会跳出其在开环下的锁定频率精度的范围，即图3中Fvco会出现一个脉冲，该脉冲表示VCO的频率会跳出其在开环下的锁定频率精度的范围，然后重新进入一个锁频又锁相的过程，使得Fvco最终收敛在锁定频率精度的范围，完成锁相过程。

在这个过程中VCO重新收敛到指定的频率精度范围所对应的时间，我们称为相位锁定时间t_phase_lock，整个锁相环电路从启动到频率/相位完全收敛的时间我们称为锁定时间t_lock。可见，锁定时间t_lock包括频率锁定时间加上相位锁定时间t_phase_lock，由于相位锁定时间t_phase_lock的延长，导致整个锁相环电路的锁定时间t_lock也较长，降低了数据通信速度。

锁相过程中，频率收敛精度的时域表达式如下：

其中

其中，f_ε表示频率收敛精度、t_{t_phase_lock}表示收敛时间、f_vco表示VCO输出的信号、F_vco,target表示锁定频率精度、φ_error,in表示输入初始相位误差、ifft表示反傅里叶变换、H_lpf表示锁相环的闭环传递函数、z表示滤波器的传递函数、I_cp表示电荷泵的电流、K_vco表示VCO的鉴相增益、N表示分频器的分频比、s表示复数角频率，其值为jw，其中w是信号角频率。

显然，达到同样的频率精度f_ε，输入初始相位误差φ_error,in越大，收敛时间t_{t_phase_lock}越长。在一些应用场合，比如高速度、低延迟的通信系统中，这个收敛时间t_{t_phase_lock}希望足够小，否则影响数据通信。

为了解决传统的锁相环电路的问题，本申请提出一种锁相环电路，在PLL闭环之前，通过频率锁定模块和相位锁定模块实现第二信号和参考时钟的相位保持一致，使得PFD输入的相位误差在闭环时接近零相位误差，由上述实现了PLL的快速锁定。

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

请参看图4，本申请一实施例的锁相环电路的结构示意图。

本实施例的锁相环电路，包括：包括压控振荡器3、频率锁定模块1和相位锁定模块2。

频率锁定模块1，用于根据输入的参考时钟clk_ref将压控振荡器3输出的信号频率锁定至目标频率形成第一信号clk_vco。频率锁定模块1包括任意能实现频率锁定的电路。

相位锁定模块2，与频率锁定模块1和压控振荡器3连接，用于根据参考时钟clk_ref的相位和第二信号clk_fb的相位输出相位比较结果，第二信号clk_fb由第一信号clk_vco分频后形成。相位锁定模块2包括任意能实现相位锁定的电路。

频率锁定模块1，还用于根据相位比较结果det_out调整第一信号的分频比以实现第二信号clk_fb和参考时钟clk_ref的相位保持一致。

压控振荡器3包括VCO。

本实施例的锁相环电路，在PLL闭环之前，使用相位锁定模块和频率锁定模块锁定第二信号的相位，保持第二信号和参考时钟的相位一致，使得相位锁定模块输入的初始相位误差在闭环时接近零，由上述频率收敛精度的时域表达式公式可知，达到同样的频率精度f_ε，输入初始相位误差φ_error,in越小，收敛时间t_{t_phase_lock}越短，实现了PLL的快速锁定，提高了数据通信速度。

请参看图5，本申请一实施例的锁相环电路的结构示意图。

本实施例的锁相环电路中，频率锁定模块1包括频率比较单元11和控制单元12。相位锁定模块2包括相位比较单元21和分频单元22。

相位比较单元21，用于根据参考时钟clk_ref和第二信号clk_fb的相位输出相位比较结果det_out。频率锁定模块1，与相位比较单元21连接，还用于根据相位比较结果det_out输出分频控制信号div_n调整分频单元22的分频比。分频单元22，连接于压控振荡器VCO和相位比较单元21之间，用于根据分频比对第一信号clk_vco进行分频以实现参考时钟clk_ref的相位和第二信号clk_fb的相位一致。频率比较单元11，用于求取参考时钟clk_ref和压控振荡器VCO输出信号的频率比值，并根据频率比值与预设分频比N的大小输出分频判断结果fd_out。控制单元12，与频率比较单元11、相位比较单元21和分频单元22连接，用于根据分频判断结果fd_out和相位比较结果det_out输出频率控制信号vco_code和分频控制信号div_n。压控振荡器VCO用于根据频率控制信号vco_code控制输出信号的频率至目标频率形成第一信号clk_vco。

本实施例中，频率比较单元11包括鉴频器(FD)、控制单元12包括状态机SM(StateMachine)、相位比较单元21包括鉴频鉴相器(PFD)和比较器COMP、分频单元22包括可编程分频器DIV。在其他可选的实施方式中，频率比较单元11可以是任意能实现频率比较的电路，控制单元12还可以是微控制器、数字信号处理器等。相位比较单元21还可以包括其他可以实现相位比较功能的电路，分频单元22还包括其他可以实现分频功能的电路。分频控制信号div_n由状态机SM输出的变量n_sw与分频比N经过加法器Add进行相加后得到。该加法器Add可以省略，使用状态机SM实现变量n_sw与分频比N的相加功能。

鉴频鉴相器PFD，用于判断参考时钟clk_ref和第二信号clk_fb的相位顺序；比较器COMP，与鉴频鉴相器PFD的输出端连接，用于根据相位顺序输出相位比较结果det_out。

本实施例中，相位锁定模块2还包括电压电流转换单元23、第一开关单元24、第二开关单元25和滤波单元26。

电压电流转换单元23，与相位比较单元21连接，用于将相位比较单元21输出的电压脉冲信号转换为电流脉冲信号；第一开关单元24，连接于固定电压Vmid和滤波单元26之间，第二开关单元25，连接于电压电流转换单元23和滤波单元26之间，第一开关单元24导通且第二开关单元25断开以实现第二信号和参考时钟的相位保持一致，第一开关单元24断开且第二开关25单元导通以实现相位锁定模块进入闭环；压控振荡器VCO，与滤波单元26连接，用于根据滤波后的第二电压调整信号vtune和频率控制信号vco_code形成第一信号clk_vco。

图6中(a)为传统的PLL中PFD输入输出的波形时序图，传统的PLL中PFD输出的信号up/dn只输出到VCO，与可编程分频器DIV的分频比无关，不能控制clk_fb的相位。但图6中(b)为本申请的PLL中的鉴频鉴相器及相位比较器(PFD&COMP)输入输出的波形时序图，本申请的PLL中的鉴频鉴相器及相位比较器(PFD&COMP)输出的相位比较结果det_out至状态机SM，该状态机SM用于根据相位比较结果det_out输出分频控制信号div_n调整分频单元22的分频比以实现clk_fb的闭环控制，消除clk_ref和clk_fb的相位误差，实现PLL的快速锁定。

具体的，对于同频输入的两时钟信号，PFD输出平均值(up-dn)代表了两输入信号的相位谁先谁后，如图6中(b)所示，PFD输的两个时钟信号clk_ref和clk_fb，clk_ref相位先到up_dn形成正脉冲，det_out变为1，clk_fb相位先到，up_dn形成负脉冲，det_out变为0。在其他可选的实施例中，鉴频鉴相器(PFD)还用于对于不同频率输入的两时钟信号，PFD输出平均值(up-dn)代表了两输入信号的频率谁大谁小。

鉴频鉴相器及相位比较器(PFD&COMP)：对于同频输入的两时钟信号，PFD输出平均值(up-dn)代表了两输入信号的相位谁先谁后，COMP输出电平值(det_out)代表了两输入信号的相位谁先谁后，如图6中(b)所示，clk_ref先到det_out为1，clk_fb先到det_out为0。在其他可选的实施例中，对于不同频率输入的两时钟信号，PFD输出平均值(up-dn)代表了两输入信号的频率谁大谁小。

鉴频器(FD):求取clk_vco的频率与clk_ref的频率之比，并判断该比值与输入控制字分频比的相对大小，输出分频判断结果fd_out，具体的，clk_vco的频率与clk_ref的频率之比大于输入控制字分频比，fd_out为1，否则，fd_out为0。

本实施例的锁相环电路，通过在PLL闭环前，通过相位比较单元根据参考时钟clk_ref和第二时钟clk_fb进行相位比较，输出相位比较结果det_out到控制单元，控制单元重新调整第二信号的相位，实现第二信号和参考时钟的相位保持一致，在相位锁定之间消除相位误差，缩短了相位锁定时间，实现了PLL快速锁定。

但是，本实施例的锁相环电路存在以下问题：本实施例的锁相环电路中与第一开关单元24的一端连接固定电压Vmid，该固定电压Vmid决定了第二电压调整信号vtune的电压值，VCO主要根据输入的vtune电压值和输入的频率控制信号vco_code调整输出信号clk_vco的频率。由于Vmid是固定电压，可能会与相位锁定后clk_vco的电压值不一致，另外，频率控制信号vco_code对应的频率精度较差，使得频率锁定后，实际频率与目标频率仍有明显的差距，这个差值同样会导致PLL锁定时间进一步延长。

为了解决上述问题，本申请在上述实施例的锁相环电路中进一步增加调整单元，用于调整频率控制信号vco_code的频率以实现压控振荡器输出的信号频率与目标频率相等。

请参看图7，本申请一实施例的锁相环电路的结构示意图。

本实施例的锁相环电路中，控制单元12，还用于根据相位比较结果det_out输出第一电压调整信号dac_code。

频率锁定模块1还包括调整单元13；调整单元13，连接于控制单元12和压控振荡器VCO之间，用于根据第一电压调整信号dac_code输出第二电压调整信号，VCO还用于根据频率控制信号vco_code和第二电压调整信号控制输出信号的频率至目标频率。通过增加调整单元13可以改变第一开关单元24的一端连接的电压值，进而改变滤波器FLT的输出信号vtune的电压值，提高了频率控制信号vco_code对应的频率精度，使得频率锁定后的实际频率与目标频率不存在差距，消除了频率控制信号vco_code与目标频率的差值，缩短了PLL锁定时间。

本实施例中，调整单元13包括数模转换器DAC；数模转换器DAC，用于将第一电压调整信号dac_code转换成第一电压调整信号；压控振荡器VCO还用于根据频率控制信号vco_code和第一电压调整信号控制输出信号的频率至目标频率。本实施例中，通过增加DAC通路，通过dac_code和vco_code一起调整该点的电压，使得该点的电压与锁相后的电压接近一致，消除了频率控制信号vco_code与目标频率的差值，缩短了PLL锁定时间。在其他可选的实施例中，调整单元13还包括其他电路功能模块。

本实施例的锁相环电路，通过增加DAC，实现在开环下更加精确的频率锁定，减小了整个PLL的锁定时间，实现了PLL的快速锁定。

请参看图8，本申请一实施例的锁相环电路的工作流程图。

本实施例的锁相环电路的工作流程图，包括：

S21、保持开环状态。

S22、通过fd_out搜索vco_code。

S23、通过fd_out搜索dac_code。

S24、通过det_out搜索clk_fb的相位。

S25、进入闭环控制。

S26、通过开关控制信号sw0和sw1控制开关K0断开，开关K1导通。

S27、相位锁定。

本实施例的锁相环电路，在开环状态下，频率锁定后，增加开环锁相过程，控制clk_fb的相位，使得clk_fb的相位和clk_ref的相位保持一致，消除了PFD输入信号的误差，提高了PLL的锁定时间。

请参看图9，本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的流程图。

本实施例的锁相环电路在开环状态下锁定clk_fb的相位的流程包括以下步骤：

S31、开始相位选择。具体的，在频率锁定后，开始相位选择。

S32、判断det_out是否为0。若否(N)，即不为0，则执行步骤S33，若是(Y)，即为0，则执行步骤S34。

S33、div_n＝N-1。

S34、div_n＝N+1。

S35、判断det_out是否为det_out_last。det_out_last为前一次判断det_out的值。若否，则执行步骤S36，若是，则执行步骤S39。

S36、判断det_out是否为0。若否0，则执行步骤S37，若是0，则执行步骤S38。

S37、div_n＝N-1。

S38、div_n＝N+1。

S39、相位选择结束。

S40、div_n＝N。

具体的，请参看图10，本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的时序图。

图10中(a)为相位比较结果det_out等于1时，锁定clk_fb的相位的时序图。相位比较结果det_out等于1时，控制分频控制信号div_n的由N-1到N以消除clk_fb的相位和clk_ref的相位差异，消除了PFD输入信号的误差。

图10中(b)为相位比较结果det_out等于0时，锁定clk_fb的相位的时序图。相位比较结果det_out等于0时，控制分频控制信号div_n的由N+1到N以消除clk_fb的相位和clk_ref的相位差异，消除了PFD输入信号的误差。

请参看图11，本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位的流程图。

本实施例的锁相环电路在开环状态下锁定clk_fb的相位的步骤包括：

S41、开始相位选择。具体的，在频率锁定后，开始相位选择。

S42、初始化n_sw；div_n＝N+n_sw。

S43、判断n_sw是否为0。若不为0，则执行步骤S44，若为0，则执行步骤S47。

S44、判断det_out是否为0。若不为0，则执行步骤S45，若为0，则执行步骤S46。

S45、div_n＝N+n_sw；n_sw＝-n_sw/2。

S46、div_n＝N+n_sw；n_sw＝n_sw/2。

S47、相位选择结束。

S48、div_n＝N。

具体的，请参看图12，本申请一实施例的锁相环电路在开环状态下锁定clk_fb的相位时分频器的分频比的时序图。

在开环期间实现相位锁定时，对可编程分频器DIV输入的分频比div_n＝N+n_sw中的变化量n_sw,本实施例中n_sw采用二分法，能快速锁定clk_fb的相位。其实现的流程图如图12所示，在开环期间实现相位锁定时，当n_sw＝32，根据det_out的值逐渐减少至0。具体的，当det_out＝1，div_n＝N+32，当det_out＝0，div_n＝N-16，当det_out＝1，div_n＝N+8，当det_out＝0，div_n＝N-4，当det_out＝1，div_n＝N+2，当det_out＝0，div_n＝N-1，当det_out＝1，div_n＝N+1，当det_out＝0，div_n＝N。在其他可选的实施例中，n_sw通过加减一法或是其他方法。在其他可选的实施例中，环锁相过程中的分频器的分频比变化方式有多种流程。

请参看图13，本申请一实施例的锁相环电路的锁定过程与锁定时间的示意图。

本实施例的锁相环电路是一种快速锁定的锁相环电路，在锁相环路电路开环FLL状态下搜索VCO频率控制信号vco_code之后，引入一个DAC进一步更加精细地控制VCO的频率，使VCO的实际频率非常接近目标频率。同时，在PLL闭环之前，使用PFD和状态机SM和分频器，进行锁定clk_fb的相位，使得PFD输入的相位误差在闭环时接近零相位误差，实现开环相位选择。与图3相比可见，引入开环相位选择后，信号Fvco在闭环PLL期间一直锁定频率精度范围内，大大减少了锁相时间t_pahse_lock。可见，引入一个DAC进一步更加精细地控制VCO的频率和使用PFD和状态机SM和分频器，进行锁定clk_fb的相位，这两种措施的结合，实现了PLL的快速锁定。

请参看图14，本申请一实施例的锁相环电路的结构示意图。

本实施例的锁相环电路种，相位锁定模块2还包括数控延迟单元27；数控延迟单元27的输入端与分频单元22的输出端连接、输出端与相位比较单元21的输入端连接、控制端与控制单元12连接，数控延迟单元27，用于根据延迟控制信号dtc_in和分频单元输出的反馈信号输出延迟后的第二信号；控制单元12还用于根据分频判断结果fd_out和相位比较结果det_out输出延迟控制信号dtc_in；相位比较单元21，还用于根据参考时钟clk_ref和延迟后的第二信号输出相位比较结果det_out。本实施例的数控延迟单元27包括数字-时间转换器DTC。延迟控制信号dtc_in＝n_sw-lnt(n_sw)，分频控制信号div_n＝N+lnt(n_sw)。由于可编程分频器DIV是数字信号，会有误差，通过增加数字-时间转换器DTC进一步减少输入信号的相位误差。在其他可选的实施例中，数控延迟单元27还包括其他模块。

另外，在闭环最初的一段时间，通过开关控制信号sw0和sw1同时打开开关K0和K1，实现DAC与电荷泵(CHGP)同时控制滤波器的输入，大大减小vtune电压或者VCO频率的变化。减少vtune的电压波动，可以进一步提高VCO输出信号的频率接近目标频率，提高PLL锁定时间。

请参看图15，本申请一实施例的相位比较单元的结构示意图。

本实施例的相位比较单元，包括鉴频鉴相器PFD和比较器COMP；鉴频鉴相器PFD，用于判断参考时钟clk_ref和第二信号clk_fb的相位顺序，并输出第一比较信号up和第二比较信号dn。比较器COMP的触发端D经反相器V1与参考时钟clk_ref连接、时钟端clk经反相器V2与第二信号clk_fb连接，用于根据参考时钟clk_ref和第二信号clk_fb的相位顺序输出相位比较结果det_out。鉴频鉴相器PFD还用于根据参考时钟clk_ref和第二信号clk_fb的相位顺序输出信号up和dn。

请参看图16，本申请一实施例的相位比较单元的结构示意图。

本实施例的相位比较单元，包括鉴频鉴相器PFD和比较器COMP；鉴频鉴相器PFD，用于判断参考时钟clk_ref和第二信号clk_fb的相位顺序，并输出第一比较信号up和第二比较信号dn。比较器COMP，与鉴频鉴相器PFD的输出端连接，用于根据第一比较信号up和第二比较信号dn输出相位比较结果det_out。

具体的，鉴频鉴相器PFD输出第一比较信号up和第二比较信号dn，第一比较信号up和与门AND的一端连接，第二比较信号dn和与门AND的另一端连接，第一比较信号up与触发器的数据端D连接，与门AND的输出端与触发器的时钟端clk连接，触发器的输出端Q用于输出相位比较结果det_out。

本申请还提供一种时钟发生器，包括所述的锁相环电路，可以使得锁相环电路的锁定时间，有效提高了时钟发生器的数据通信速度。

本申请还提供一种包括上述锁相环电路的电子设备，例如手机、电脑等。该电子设备采用上述的锁相环电路，降低了锁定的时间，提高了电子设备的数据通信速度。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (11)

1.一种锁相环电路，其特征在于，包括压控振荡器、频率锁定模块和相位锁定模块；

所述频率锁定模块，用于根据输入的参考时钟将所述压控振荡器输出的信号频率锁定至目标频率形成第一信号；

相位锁定模块，与所述频率锁定模块和所述压控振荡器连接，用于根据所述参考时钟的相位和第二信号的相位输出相位比较结果，所述第二信号由所述第一信号分频后形成；

所述频率锁定模块，还用于根据所述相位比较结果调整所述第一信号的分频比以实现所述第二信号和所述参考时钟的相位保持一致。

2.如权利要求1所述的锁相环电路，其特征在于，所述相位锁定模块包括相位比较单元和分频单元；

所述相位比较单元，用于根据所述参考时钟和所述第二信号的相位输出所述相位比较结果；

所述频率锁定模块，与所述相位比较单元连接，还用于根据所述相位比较结果输出分频控制信号调整所述分频单元的分频比；

所述分频单元，连接于所述压控振荡器和所述相位比较单元之间，用于根据所述分频比对所述第一信号进行分频以实现所述第二信号和所述参考时钟的相位保持一致。

3.如权利要求2所述的锁相环电路，其特征在于，所述频率锁定模块包括频率比较单元和控制单元；

所述频率比较单元，用于求取所述参考时钟和所述压控振荡器输出信号的频率比值，并根据所述频率比值与预设分频比的大小输出分频判断结果；

所述控制单元，与所述频率比较单元、相位比较单元和所述分频单元连接，用于根据所述分频判断结果和所述相位比较结果输出频率控制信号和所述分频控制信号；

所述压控振荡器还用于根据所述频率控制信号控制输出信号的频率至所述目标频率形成所述第一信号。

4.如权利要求2所述的锁相环电路，其特征在于，所述相位比较单元包括鉴频鉴相器和比较器；

所述鉴频鉴相器，用于判断所述参考时钟和所述第二信号的相位顺序，并输出第一比较信号和第二比较信号；

所述比较器的触发端与所述参考时钟连接、时钟端与所述第二信号连接，用于根据所述参考时钟和所述第二信号的相位顺序输出所述相位比较结果；

或，

所述比较器，与所述鉴频鉴相器的输出端连接，用于根据所述第一比较信号和所述第二比较信号输出所述相位比较结果。

5.如权利要求3所述的锁相环电路，其特征在于，所述控制单元还用于根据所述相位比较结果输出第一电压调整信号；

所述频率锁定模块还包括调整单元；

所述调整单元，连接于所述控制单元和所述压控振荡器之间，用于根据所述第一电压调整信号输出第二电压调整信号；

所述压控振荡器还用于根据所述频率控制信号和所述第二电压调整信号控制输出信号的频率至所述目标频率。

6.如权利要求5所述的锁相环电路，其特征在于，所述调整单元包括数模转换器；

所述数模转换器，用于将所述第一电压调整信号转换成所述第二电压调整信号。

7.如权利要求6所述的锁相环电路，其特征在于，所述相位锁定模块还包括电压电流转换单元、第一开关单元、第二开关单元和滤波单元；

所述电压电流转换单元，与所述相位比较单元连接，用于将所述相位比较单元输出的电压脉冲信号转换为电流脉冲信号；

所述第一开关单元，连接于所述数模转换器和所述滤波单元之间，所述第二开关单元，连接于所述电压电流转换单元和所述滤波单元之间，所述第一开关单元导通且所述第二开关单元断开以实现所述第二信号和所述参考时钟的相位保持一致，所述第一开关单元断开且所述第二开关单元导通以实现所述相位锁定模块进入闭环；

所述压控振荡器，与所述滤波单元连接，用于根据滤波后的所述第二电压调整信号和所述频率控制信号形成所述第一信号。

8.如权利要求3-7中任一项所述的锁相环电路，其特征在于，所述相位锁定模块还包括数控延迟单元；

所述数控延迟单元的输入端与所述分频单元的输出端连接、输出端与所述相位比较单元的输入端连接、控制端与所述控制单元连接，所述数控延迟单元，用于根据延迟控制信号和所述分频单元输出的反馈信号输出延迟后的第二信号；

所述控制单元还用于根据所述分频判断结果和所述相位比较结果输出所述延迟控制信号；

所述相位比较单元，还用于根据所述参考时钟和所述延迟后的第二信号输出所述相位比较结果。

9.如权利要求8所述的锁相环电路，其特征在于，所述数控延迟单元包括数字-时间转换器。

10.一种时钟发生器，其特征在于，包括权利要求1-9中任一项所述的锁相环电路。

11.一种电子设备，其特征在于，包括权利要求10所述的时钟发生器。

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