CN116232319A - 锁相环、芯片及电子设备 - Google Patents

锁相环、芯片及电子设备 Download PDF

Info

Publication number
CN116232319A
CN116232319A CN202310510035.9A CN202310510035A CN116232319A CN 116232319 A CN116232319 A CN 116232319A CN 202310510035 A CN202310510035 A CN 202310510035A CN 116232319 A CN116232319 A CN 116232319A
Authority
CN
China
Prior art keywords
signal
voltage
phase
frequency
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310510035.9A
Other languages
English (en)
Other versions
CN116232319B (zh
Inventor
杨晓风
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Jiutian Ruixin Technology Co ltd
Original Assignee
Shenzhen Jiutian Ruixin Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Jiutian Ruixin Technology Co ltd filed Critical Shenzhen Jiutian Ruixin Technology Co ltd
Priority to CN202310510035.9A priority Critical patent/CN116232319B/zh
Publication of CN116232319A publication Critical patent/CN116232319A/zh
Application granted granted Critical
Publication of CN116232319B publication Critical patent/CN116232319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开一种锁相环、芯片以及电子设备，锁相环包括振荡器、分频器、相位误差抵消模块以及频率锁定模块，相位误差抵消模块向振荡器输出第一电压，使振荡器输出的第一信号的相位与参考时钟的相位之间保持固定的相位差，频率锁定模块根据频率比较结果向振荡器输出第二电压，以控制振荡器输出的第一信号的频率。本技术方案通过设置相位误差抵消模块和频率锁定模块对振荡器输入双控制电压，相位误差抵消模块向振荡器输出第一电压实现低相位噪声和低杂散时钟，频率锁定模块根据频率比较结果输出第二电压控制振荡器输出信号的频率，既满足低相位噪声与低杂散时钟要求，同时又扩大了锁相环的频率锁定范围。

Description

锁相环、芯片及电子设备
技术领域
本发明涉及但不仅限于通信技术领域，尤其涉及一种锁相环、芯片及电子设备。
背景技术
锁相环（Phase-locked-loop, PLL）电路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用,在模拟与数字通信系统中已成为不可缺少的基本部件。锁相环利用反馈控制原理实现的频率及相位控制，其作用是将电路输出的信号与其外部的参考信号保持同步，当参考信号的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”（Phase-locked）。锁相环的主要指标包括相位噪声、杂散、功耗、面积、频率锁定范围以及相位裕度等。现有技术中往往通过降低个别指标以达到低相位噪声与低杂散时钟要求，通常为了满足低相位噪声与低杂散时钟要求导致减少锁相环的频率锁定范围，这限制了锁相环在需要宽锁定范围的应用。在提高锁相环的输出时钟性能的同时，需要保证其它指标尤其是锁定范围不受影响是设计的关键。
然而，有的产品既需要低相位噪声与低杂散时钟，也需要较宽的频率范围，例如，在人工智能领域的芯片尤其有相关的需求。
发明内容
本发明实施例提供一种锁相环，以至少解决现有技术中上述技术问题。
本发明实施例第一方面提供一种锁相环，包括：
振荡器，其输出端输出第一信号；
分频器，其输入端连接所述第一信号，用于对所述第一信号进行分频得到第二信号；
相位误差抵消模块，其输入端连接所述第一信号、所述第二信号以及参考时钟信号，其输出端连接所述振荡器的第一输入端，用于获取所述第一信号与所述参考时钟信号之间的相位差，并将所述相位差转换为第一电压，并通过所述第一电压控制所述振荡器的频率，使所述振荡器输出的第一信号的相位与所述参考时钟的相位之间保持固定的相位差；
频率锁定模块，其输入端连接所述参考时钟信号和所述第二信号，其输出端连接所述振荡器的第二输入端，用于将所述参考时钟信号的频率与所述第二信号的频率进行比较，并根据比较结果向所述振荡器输出第二电压，以控制所述振荡器输出的第一信号的频率。
本发明实施例第二方面提供一种芯片，包括权利要求第一方面所述的锁相环。
本发明实施例第三方面提供一种电子设备，包括第二方面所述的芯片。
本发明实施例的技术效果为：本实施例与现有技术相比，通过设置相位误差抵消模块和频率锁定模块对振荡器输入双控制电压，相位误差抵消模块向振荡器输出第一电压实现低相位噪声和低杂散时钟，频率锁定模块根据频率比较结果输出第二电压控制振荡器输出信号的频率，既满足低相位噪声与低杂散时钟要求，同时又扩大了锁相环的频率锁定范围。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种锁相环的结构示意图；
图2是本发明实施例二提供的一种锁相环的频率锁定模块的结构示意图；
图3是本发明实施例二提供的一种锁相环的第一电荷泵的结构示意图；
图4是本发明实施例三提供的一种锁相环的相位误差抵消模块的结构示意图；
图5是本发明实施例四提供的一种锁相环的低通滤波子模块的结构示意图；
图6是本发明实施例四提供的一种锁相环的存储单元的结构示意图；
图7是本发明实施例五提供的一种锁相环的振荡器的结构示意图；
图8是本发明实施例五提供的一种锁相环的第一延时模块的结构示意图；
图9是本发明实施例五提供的一种锁相环的第二延时模块的结构示意图；
图10是本发明实施例五提供的一种锁相环的第二延时子模块的结构示意图；
图11是本发明实施例六提供的一种锁相环的第一延时模块的另一结构示意图；
图12是本发明实施例七提供的一种锁相环的另一结构示意图；
图13是本发明实施例七提供的一种锁相环中的限制模块的结构示意图；
图14是本发明实施例八提供的一种锁相环的结构示意图；
图15是本发明实施例八提供的一种锁相环的相位误差抵消模块的电路图；
图16是本发明实施例八提供的一种锁相环的频率锁定模块的电路图；
图17是本发明实施例八提供的一种锁相环的限制模块的电路图；
图18是本发明实施例八提供的一种锁相环的波形图；
图19是本发明实施例八提供的一种锁相环的另一波形图；
图中：10、振荡器；20、分频器；30、相位误差抵消模块；40、频率锁定模块；50、限制模块；401、频率比较器；402、第一电荷泵；421、第一电流源；422、第一开关；423、第二开关；424、第二电流源；425、第一电容；301、开关时序控制子模块；302、相位误差采样子模块；303、低通滤波子模块；331、存储单元；332、滤波单元；220、第二电容；221、第一控制开关；222、第三电容；223、第二控制开关；224、第四电容；101、第一延时模块；102、第二延时模块；111、第一反相器；112、第一可控电容阵列；113、第一可变电容；121、第1个反相器；122、第n个反相器；131、振荡电路；132、控制开关；141、第二可控电容阵列；142、第二可变电容；500、第二电荷泵；501、第一电压比较单元；502、第二电压比较单元；503、第三电流源；504、第三开关；505、第四开关；506、第四电流源。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本发明实施例提供的锁相环（PLL，Phase-Locked Loop）广泛应用于许多领域中，包括但不限于以下应用领域：
通信系统：PLL可用于数字和模拟通信系统中的时钟恢复、调制解调、时序恢复等方面。
音频处理：PLL可用于数字音频处理器、音频设备中的时钟恢复、抖动抑制等方面。
视频处理：PLL可用于数字视频处理器、视频设备中的时钟恢复、抖动抑制等方面。
电源管理：PLL可用于电源管理芯片中的时钟同步、频率合成等方面，以提高系统的能量效率。
测试和测量：PLL可用于测试和测量设备中的频率合成、时钟恢复等方面，以提高设备的性能和精度。
传感器：PLL可用于某些传感器系统中的时钟同步、信号调理等方面。
其他应用：PLL还广泛应用于雷达、卫星通信、雷达高清图像处理、雷达SAR成像、光纤通信、机载雷达等领域和产品中。
PLL应用但不限于以下产品包括：数字电视、数字音频处理器、调频收音机、GPS接收器、数字化仪表、混频器、射频合成器、移动电话、无线局域网、电源管理芯片等。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例一提供的技术方案，如图1所示，提供一种锁相环，包括：
振荡器10，其输出端输出第一信号；
分频器20，其输入端连接第一信号，用于对第一信号进行分频得到第二信号；
相位误差抵消模块30，其输入端连接第一信号、第二信号以及参考时钟信号，其输出端连接振荡器10的第一输入端，用于获取第二信号与参考时钟信号之间的相位差，并将相位差转换为第一电压，并通过第一电压控制振荡器10的频率，使振荡器10输出的第一信号的相位与参考时钟的相位之间保持固定的相位差；
频率锁定模块40，其输入端连接参考时钟信号和第二信号，其输出端连接振荡器10的第二输入端，用于将参考时钟信号的频率与第二信号的频率进行比较，并根据比较结果向振荡器10输出第二电压，以控制振荡器10输出的第一信号的频率。
其中，振荡器10通常是一个电压控制振荡器10（VCO），其作用是产生一种高稳定性的参考信号，以提供给锁相环的反馈路径进行相位和频率的控制。
其中，分频器20作用是将输入信号分频成一个比输入信号频率低的信号。
分频器20能够将输入信号的频率降低到锁相环中所需要的频率范围内，使其能够被锁相环所接受和处理。分频器20还能够提供输入信号的相位信息，从而使锁相环能够正确地锁定输入信号的频率和相位。
其中，相位误差抵消模块30的功能是消除第一信号与参考时钟信号之间相位差，相位误差抵消模块30对相位差进行消除的过程中会影响振荡器10输出第一信号的频率范围，频率锁定模块40的功能是减少相位调节过程中对第一信号的频率范围的影响，提升振荡器10输出信号的频率范围。
其中，相位误差抵消模块30、振荡器10以及分频器20形成了第一个反馈电路，相位误差抵消模块30获取第一信号与参考时钟信号之间的相位差，并将相位差转换为第一电压，通过该第一电压调节振荡器10输出脉冲信号的相位。
其中，频率锁定模块40的比较对象是参考时钟信号的频率和第二信号的频率，以参考时钟信号为基准，检测到比较结果为参考时钟信号的频率大于第二信号的频率时，提升振荡器10输出第一信号的频率；检测到比较结果为参考时钟信号的频率小于第二信号的频率时，降低振荡器10输出第一信号的频率，进而扩大了振荡器10输出第一信号的频率。
其中，频率锁定模块40、振荡器10、分频器20形成了第二个反馈电路，基于参考时钟信号的频率和第二信号的频率调节振荡器10输出第一信号的频率。
本发明实施例一提供技术方案的技术效果在于：本实施例一与现有技术相比，通过设置相位误差抵消模块和频率锁定模块对振荡器输入双控制电压，相位误差抵消模块向振荡器输出第一电压实现低相位噪声和低杂散时钟，频率锁定模块根据频率比较结果输出第二电压控制振荡器输出信号的频率，既满足低相位噪声与低杂散时钟要求，同时又扩大了锁相环的频率锁定范围。
实施例二
本发明实施例二提供的技术方案，如图2所示，基于实施例一提供的技术方案，频率锁定模块40包括：
频率比较器401，其第一输入端连接参考时钟信号，其第二输入端连接第二信号，用于将参考时钟信号的第一频率与第二信号的第二频率进行比较，当第一频率大于第二频率时输出第一控制信号，当第一频率小于第二频率时输出第二控制信号；
第一电荷泵402，其第一控制端连接第一控制信号，用于根据第一控制信号增大第二电压；其第二控制端连接第二控制信号，用于根据第二控制信号减小第二电压。
其中，频率比较器401与第一电荷泵402相互配合，当第一频率大于第二频率时输出逐渐增大的第二电压，频率比较器401控制第一电荷泵402输出逐渐增大的第二电压，以增加振荡器10输出第一信号的频率。当第一频率小于第二频率时，频率比较器401控制第一电荷泵402输出逐渐减小的第二电压，以减小振荡器10输出第一信号的频率。频率锁定模块40与振荡器10中的反相器构成振荡回路，振荡回路中的电容器件决定其振荡频率。电容值越大，振荡回路的频率就越高。通过调节振荡器10的电容值，可以改变振荡器10的振荡频率。因为振荡器10中的电容与反相器构成振荡回路，回路内的能量在电容和反相器之间来回转移，达到振荡的目的。电容值的改变可以改变振荡回路的频率，从而改变振荡器10的输出频率。
进一步的，如图3所示，作为技术方案一，第一电荷泵402包括：
第一电流源421，其第一端连接预设电压；
第一开关422，其第一端连接第一电流源421的第二端，其控制端为第一电荷泵402的第一控制端，其输出端输出第二电压；
第二开关423，其第一端连接第一开关422的输出端，其控制端为第一电荷泵402的第二控制端；
第二电流源424，其第一端连接第二开关423的第二端，其第二端与地连接；
第一电容425，其第一端连接第一开关422的输出端，其第二端与地连接。
其中，预设电压为高电平电压，频率比较器401与第一电荷泵402相互配合，当第一频率大于第二频率时输出第一控制信号，第一开关422导通，第一电流源421通过第一开关422对第一电容425进行充电，第一电荷泵402输出逐渐增大的第二电压。当第一频率小于第二频率时输出第二控制信号，第二开关423导通，第一电容425通过第二开关423进行放电，第一电荷泵402输出逐渐减小的第二电压。
本技术方案一的技术效果在于：通过对第一电荷泵的控制，可以实现对第二电压的连续调节，从而适应不同的应用场景和需求。采用第二电荷泵输出电压具有较高的稳定性，可以提高整个电路的稳定性和可靠性。第一电荷泵的结构简单，器件数量少，成本相对较低。
本实施例二提供技术方案的技术效果为：通过在频率调节模块中设置频率比较单元和第一电荷泵，可以实现根据所比较的频率差值得到第二电压，再根据第二电压调节振荡器的频率，实现了对振荡器的频率范围的扩大。
实施例三
本发明实施例三提供的技术方案，基于实施例一提供的技术方案，如图4所示，相位误差抵消模块30包括开关时序控制子模块301、相位误差采样子模块302以及低通滤波子模块303；
开关时序控制子模块301的输入端连接第一信号和第二信号，根据第一信号和第二信号生成第三信号、第一控制信号以及第二控制信号，并将第三信号输出至相位误差采样子模块302，以及将第一控制信号和第二控制信号输出至低通滤波子模块303；相位误差采样子模块302用于将第三信号与参考时钟信号之间的相位进行比较，并根据比较差值输出电压信号；低通滤波子模块303用于根据第一控制信号和第二控制信号对电压信号进行低通滤波得到第一电压。
其中，开关时序控制子模块301用于向相位误差采样子模块302输出第二信号，以及向低通滤波子模块303输出第一控制信号和第二控制信号，并控制第二信号、第一控制信号和第二控制信号的时序，其中，第三信号与第二信号的输出频率是一样的，第三信号的脉冲宽度（占空比）小于第二信号，第二信号是接近50%的占空比。第三信号用于进行相位比较，进而产生第一电压，第一控制信号和第二控制信号用于对第一电压进行过滤，因此，第一控制信号和第二控制信号延迟于第二信号。第三信号、第一控制信号以及第二控制信号处于同一时钟周期，第一控制信号和第二控制信号延迟于第三信号，第一控制信号和第二控制信号相位相反。
其中，相位误差采样子模块302输出包含相位比较结果的电压信号，低通滤波子模块303对电压信号进行调制转换成第一电压，该第一电压包含相位差信息，根据该电压信号可以实现对相位进行调节。
其中，第三信号与参考时钟信号之间的相位差Φ=ΦSO+ΔΦe，其中，ΦSO为系统固定相位误差，用于产生直流控制电压，控制振荡器10的频率。由于系统固定相位误差是定值，因此不会引入相位噪声。其中，ΔΦe为变化随机相位误差，由振荡器10的自身噪声或电压干扰引起，是一个随机变化的值，会在振荡器10输出第一信号引入相位噪声。由于低通滤波子模块303输出的第一电压是根据相位比较后得到的电压。因此，该第一电压保存了ΔΦe的大小信息，从而使输出的第一电压将第一信号与参考时钟信号之间的相位差进行抵消。低通滤波子模块303的低通滤波功能的作用是过滤掉反馈环路内部的高频噪声和杂散信号，从而提高锁相环的抗噪声性能和稳定性。
本实施例三提供技术方案的技术效果在于：通过在相位误差抵消模块中设置开关时序控制子模块、相位误差采样子模块以及低通滤波子模块，通过存储保存相位差信息的电压信号以及通过滤波滤除高通噪声和杂散信号，根据电压信号消除相位差，实现调节相位过程中满足低相位噪声与低杂散时钟要求。
实施例四
本发明实施例四提供的技术方案，如图5所示，基于实施例三提供的技术方案，低通滤波子模块303包括：存储单元331和滤波单元332；
存储单元331的输入端为低通滤波子模块303的输入端，存储单元331的控制端连接第一控制信号，存储单元331用于存储电压信号并在第一控制信号使能时输出电压信号；滤波单元332的第一输入端连接存储单元331的输出端，滤波单元332的第二输入端输入第二控制信号，滤波单元332用于在第二控制信号使能时对输出的电压信号中的高频误差信号进行过滤，其中，第一控制信号和第二控制信号交替使能。
其中，存储单元331用于存储电压信号并通过输出该电压信号，消除第一信号与参考时钟信号之间的相位差。滤波单元332用于过滤掉反馈环路内部的高频噪声和杂散信号。
其中，通过设置第一控制信号和第二控制信号交替使能，可以同时实现对低频信号相位差的消除和高频噪声和杂散信号的过滤。
作为一种示例，如图6所示，存储单元331包括第二电容220和第一控制开关221；
第二电容220的第一端为存储单元331的输入端，第二电容220的第二端接地；第一控制开关221的第一端连接第二电容220的第一端，第一控制开关221的第二端为存储单元331的输出端，第一控制开关221的控制端为存储单元331的控制端。
滤波单元332包括第三电容222、第二控制开关223以及第四电容224；
第三电容222的第一端为滤波单元332的输出端，第三电容222的第二端接地；第二控制开关223的第一端连接第三电容222的第一端，第二控制开关223的控制端为滤波单元332的控制端；第四电容224的第一端连接第二控制开关223的第二端，第四电容224的第二端接地。
其中，第二电容220存储电压信号，当第一控制信号使能时，第一控制开关221导通，第二电容220容值远大于第三电容222的容值，进而输出电压信号。当第二控制信号使能时，第三电容222和第四电容224组成低通滤波器，用于去除环路的高频分量，以避免环路的高频震荡，同时也可以对输入信号进行滤波，以提高锁相环的跟踪精度和鲁棒性。
此外，第四电容224的第一端还输出第三电压，第三电压为第一电压的直流电压。
本发明实施例四提供技术方案的技术效果在于：通过设置存储单元和滤波单元同时实现对低频信号相位差的消除以及对高频噪声和杂散信号的过滤。
实施例五
本发明实施例五提供的技术方案一，如图7所示，基于实施例一提供的技术方案，振荡器10包括第一延时模块101和第二延时模块102；
第一延时模块101的第一输入端连接第一电压，第一延时模块101的输出端为振荡器10的输出端，第一延时模块101用于根据第一电压调整振荡器10的瞬时频率，使第一信号的相位与参考时钟的相位之间保持一个固定的相位差；第二延时模块102的第一输入端连接第二电压，第二延时模块102的第二输入端连接第一延时模块101的输出端，第二延时模块102的输出端连接第一延时模块101的第二输入端，第二延时模块102用于根据第二电压控制振荡器10输出的第一信号的频率。
其中，第一延时模块101根据第一电压控制输出信号的相位是通过延时电路来实现的。延时电路可以将信号的相位进行调节。延时电路可以为RC相移电路、RL相移电路和LC相移电路等。调节电压是通过调节延时电路中电容器的电压来实现的。当电容器的电压发生变化时，电容器的电容值也会发生变化，从而影响信号的频率和相位。因此，通过改变电容器的电压，就可以控制信号的相位延迟，从而实现相位调节。以RC相移电路为例，当输入信号通过电阻和电容时，会发生相位延迟。通过调节电阻和电容的数值，可以改变信号的相位延迟量，从而实现相位的调节。具体来说，当电容C和电阻R的数值适当地选择时，可以实现0度、±90度和180度的相位延迟。除了RC相移电路，还可以是反相器与电容阵列组成的相移电路。
其中，第二延时模块102包括多个与第一延时模块101相同的延时模块，该延时模块是反相器与电容阵列组成的相移电路，通过第二电压调节电容阵列的电容值可以调节振荡器10输出第一信号的频率。
具体的，振荡器10输出的频率Freq_VCO由相位误差抵消模块30输出的第一电压VC_FPEC与频率锁定模块40输出的第二电压VC_FLL两个电压控制。当第一电压VC_FPEC与第二电压VC_FLL电压同时为0时，振荡器10的输出频率记为f0。第一电压VC_FPEC的单位电压频率增益分别为第一增益K_FPEC，第二电压VC_FLL的单位电压频率增益为第二增益K_FLL。其输出频率计算如下：
Freq_VCO=f0+K_FPEC×VC_FPEC+K_FLL×VC_FLL （1）
由公式（1）可知，振荡器10的可变频率范围与第一增益K_FPEC和第二增益K_FLL有关，而第一增益K_FPEC与第一延时模块101中可变电容的的电容值有关，第二增益K_FLL与第二延时模块102中可变电容的电容值以及数量有关，而第一延时模块101中可变电容的电容值由第一电压决定，第二延时模块102中可变电容的电容值由第二电压决定，因此，根据第一电压和第二电压可以调节振荡器10输出第一信号的频率和相位。
本发明实施例五提供的技术方案一的技术效果为：通过第一延时模块调整瞬时频率，使振荡器输出信号的相位与参考时钟的相位之间保持一个固定的相位差。通过第二延时模块则可以根据第二电压控制振荡器输出信号的频率，控制振荡器输出信号的频率范围，进一步实现对输出信号频率的精准调节。通过结合使用这两个延时模块，可以实现高精度的时钟同步和较宽频率范围。
本发明实施例五提供的技术方案二，基于实施例五提供的技术方案一，如图8所示，第一延时模块101包括第一反相器111、第一可控电容阵列112以及第一可变电容113；
第一反相器111的输入端为第一延时模块101的第二输入端，第一反相器111的输出端为第一延时模块101的输出端，第一反相器111用于输出第一信号；第一可控电容阵列112的第一端连接第一反相器111的输出端，第一可控电容阵列112的第二端与地连接，第一可控电容阵列112的控制端连接第三控制信号，第一可控电容阵列112用于根据第三控制信号提供固定电容值；第一可变电容113的第一端连接第一反相器111的输出端，第一可变电容113的第二端为第一延时模块101的输入端，第一可变电容113用于根据第一电压改变电容值，以调整第一延时模块101的瞬时频率，进而调节第一反相器111输出第一信号的相位，使第一信号的相位与参考时钟的相位之间保持一个固定的相位差。
其中，第一可控电容阵列112包括多个并联连接的可控电容支路，每个可控电容支路包括串联连接固定电容和可控开关，每个可控开关的控制端输入第三控制信号。
其中，当第三控制信号使能时，每个可控电容支路中串联的固定电容接入电路中，第一延时模块101的电容值为第一可控电容阵列112的电容值和第一可变电容113的电容值之和，第一可变电容113接收第一电压的控制，根据第一电压的大小改变容值，进而改变振荡器10输出信号的相位。
本发明实施例五提供的技术方案二的技术效果在于：通过在相位调节单元设置第一可控电容阵列和第一可变电容，可以通过第三控制信号调节第一可控电容阵列的容值，通过第一电压控制第一可变电容的容值，可以实现精确改变相位调节单元的容值，进而精确调节振荡器输出信号的相位。
本发明实施例五提供的技术方案三，基于实施例五提供的技术方案一，如图9所示，第二延时模块102包括依次相连的n个反相器和与n个反相器一一对应连接的n个第二可控电容阵列141，n个反相器的第1个反相器121的输入端连接第一反相器111的输出端，n个反相器的第n个反相器122的输出端连接第一反相器111的输入端；与n个反相器一一对应连接的n个第二可控电容阵列141，每个第二可控电容阵列141的第一端连接与其对应的反相器的输出端，每个第二可控电容阵列141的第二端与地连接，每个第二可控电容阵列141的控制端连接第四控制信号，用于根据第四控制信号提供固定电容值；每个第二可变电容142的第一端连接与其对应的反相器的输出端，每个第二可变电容142的第二端共接为第二延时模块102的第一端，用于根据第二电压改变电容值，以调节第一反相器111输出第一信号的频率。
其中，如图9所示，第1个反相器121输出高电平时，对与其连接的第二可变电容142和第二可控电容阵列141进行充电。第1个反相器121输出低电平时，第二可变电容142和第二可控电容阵列141对第2个反相器进行放电。第二可变电容142、第二可控电容阵列141以及第1个反相器121形成一个振荡电路，第二延时模块102包括多个依次连接的振荡电路。因此，可以通过控制第二可变电容142和第二可控电容阵列141的电压值，进而改变振荡器10输出第一信号的频率。
其中，第二可控电容阵列141包括多个并联连接的可控电容支路，每个可控电容支路包括串联连接固定电容和可控开关，每个可控开关的控制端输入第四控制信号。
其中，当第四控制信号使能时，第二可控电容阵列141中每个可控电容支路中串联的固定电容接入电路中，每个振荡电路的电容值为第二可控电容阵列141的电容值和第二可变电容142的电容值之和，第二可变电容142接收第二电压的控制，根据第二电压的大小改变容值，进而改变振荡器10输出第一信号的频率。
作为一种示例，如图8和图10所示，第一延时模块101包括第一反相器111、第一可控电容阵列112以及第一可变电容113，第一反相器111为反相器DC4，第一可变电容113为可变电容C4，第二延时模块102包括多个依次连接的振荡电路131，每个振荡电路包括一个反相器、第二可控电容阵列141以及第二可变电容142，一个反相器为反相器DC0，第二可变电容142为可变电容C0。
本实施例五提供的技术方案三的技术效果为：通过设置第一延时模块和第二延时模块，可以实现根据所比较的频率差值得到第二电压，再根据第二电压调节振荡器的频率，实现了对振荡器的频率范围的扩大。
实施例六
本发明实施例六提供的技术方案，如图11所示，基于实施例一提供的技术方案，第一延时模块101还包括：
n1个控制开关132，连接于第一延时模块101的第一输入端与第一可变电容112之间，每个控制开关132串联连接，n个反相器包括用于输出控制信号的n1个反相器，n1个控制开关132的控制端与n1个反相器的输出端一一对应连接，其中，1≤n1<n。
n1个控制开关132用于在第一控制信号和第二控制信号切换时处于关断状态，以使第一电压中不出现毛刺。
其中，当第一控制信号和第二控制信号之间进行切换时，由于所控制的第一控制开关221和第二控制开关223的电荷馈通与通道电荷注入效应，第一电压会出现毛刺，从而引起振荡器10输出频率出现周期性抖动，进而引入杂散。为了解决杂散问题，在第一可变电容112的电路上串联连接至少一个控制开关132，在第一控制信号和第二控制信号切换时处于关断状态，当第一控制信号和第二控制信号完成切换的其他时刻再使控制开关132导通，避免了第一电压出现毛刺时影响振荡器10输出信号的频率。
其中，控制开关132的控制信号来源可以为振荡器10中的n1个反相器输出的信号，只需保证反相器输出的使能控制信号与第一控制信号和第二控制信号切换时刻不同即可。
本实施例六提供的技术方案的技术效果在于：通过在第一可变电容的电路上串联连接控制开关，当第一控制信号和第二控制信号完成切换的其他时刻再使控制开关导通，避免了第一电压出现毛刺时影响振荡器输出信号的频率。
实施例七
本发明实施例七提供的第一个技术方案，基于实施例一提供的技术方案，如图12所示，锁相环还包括：用于限制所述第一电压的限制模块50，限制模块50的输入端连接相位误差抵消模块30输出的第三电压，限制模块50的输出端连接频率锁定模块40的输出端，限制模块50用于根据第三电压与预设电压范围边界值之间的大小关系调节第二电压，使第一电压在预设电压范围内，其中，第三电压为第一电压的直流电压。
其中，由于相位误差抵消模块30和频率锁定模块40都可以控制振荡器10的频率，所以同一个振荡的频率可以出现多种第一电压与第二电压的电压组合，会导致锁相环锁定时，第一电压如果工作在超出设计的电压工作范围，就无法实现对随机相位误差精确抵消，使相位噪声变差。锁相环锁定的条件为第二信号与参考时钟信号的频率相等。因此，设置限制模块50，通过调整第二电压使相位误差抵消模块30输出的第一电压在一定的电压范围内工作。
进一步的，限制模块50用于根据第一电压与预设电压范围边界值之间的大小关系，当第一电压小于预设电压范围的最小边界值时，增加第二电压，直至第一电压在预设电压范围内；当第一电压大于预设电压范围的最大边界值时，减小第二电压，直至第一电压在预设电压范围内。
其中，通过调节第二电压调节振荡器的输出频率，进而调节第一电压在预设电压范围内，避免第一电压超出工作范围时无法对调节频率范围的问题。
作为一种示例，如图13所示，限制模块50包括：
第一电压比较单元501、第二电压比较单元502及第二电荷泵500；
第一电压比较单元501的第一输入端连接预设电压范围的最大边界电压，第一电压比较单元501的第二输入端连接第三电压，第一电压比较单元501的输出端连接第二电荷泵500的第一控制端，第二电荷泵500的第一端连接某电压，第二电荷泵500的第二端与地连接，第二电荷泵500的输出端为限制模块50的输出端；
第二电压比较单元502的第一输入端连接第三电压，第二电压比较单元502的第二端连接预设电压范围的最小边界电压，第二电压比较单元502的输出端连接第二电荷泵500的第二控制端。
其中，第二电荷泵500包括第三电流源503、第三开关504、第四开关505以及第四电流源506，第三电流源503的第一端连接预设电压，第三电流源503的第二端连接第三开关504的第一端，第三开关504的控制端为第二电荷泵500的第一控制端，第三开关504的第二端为第二电荷泵500的输出端，第四开关505的第一端连接第三开关504的第二端，第四开关505的第二端连接第四电流源506的第一端，第四开关505的控制端为第二电荷泵500的第二控制端，第四电流源506的第二端接地。
其中，当第一电压小于预设电压范围的最小边界值时，第一电压比较单元501控制第三开关504导通，第三电流源503输出电流，增加第二电压，直至第一电压在预设电压范围内；当第一电压大于预设电压范围的最大边界值时，第二电压比较单元502控制第四开关道通，减小第二电压，直至第一电压在预设电压范围内。
本发明实施例七提供的技术方案的技术效果在于：通过设置第一电压比较单元、第二电压比较单元及第二电荷泵，调节第一电压在预设电压范围内，避免第一电压超出工作范围时无法对调节频率范围的问题。
实施例八
本发明实施例八提供一种锁相环，下面通过实施例八提供的电路结构对实施例一至七进行具体说明。
本发明实施例八提供的技术方案，如图14所示，锁相环包括振荡器10、分频器20、相位误差抵消模块30、频率锁定模块40以及限制模块50，相位误差抵消模块30包括开关时序控制子模块301、相位误差采样子模块302以及低通滤波子模块303。
如图15所示，相位误差采样子模块302包括相位比较器U1、MOS管Q1和MOS管Q2，相位比较器U1的输出端通过非门连接MOS管Q1的栅极，MOS管Q1的源极连接某电压，MOS管Q1的漏极连接MOS管Q2的漏极，MOS管Q2的源极接地。
如图15所示，低通滤波子模块303包括电容CP、电容CC、电容CI、开关K1以及开关K2，电容CP的第一端连接开关K1的第一端，电容CP的第二端接地，开关K1的第二端连接电容CC的第一端和开关K2的第一端，电容CC的第二端接地，开关K2的第二端连接电容CI的第一端，电容CC的第二端接地，电容CC的第一端输出VC_FPEC，电容CI的第一端输出DC_FPEC，开关K1的控制端连接开关时序控制子模块301输出的第一控制信号，开关K2的控制端连接开关时序控制子模块301输出的第二控制信号。
如图10所示，振荡器10包括反相器DC4、第一可控电容阵列112、可变电容C4、开关SD1和开关SD3，开关SD1和开关SD3串联后与第一可控电容阵列112并联连接。
振荡器10包括依次连接的四个谐振电路，第一谐振电路包括反相器DC0、第二可控电容阵列以及可变电容C0，第二谐振电路包括反相器DC1、第二可控电容阵列以及可变电容C1，第三谐振电路包括反相器DC2、第二可控电容阵列以及可变电容C2，第四谐振电路包括反相器DC3、第二可控电容阵列以及可变电容C3，反相器DC1的输出端还连接开关SD1的控制端，反相器DC3的输出端还连接开关SD3的控制端。
如图16所示，频率锁定模块40包括频率比较器401、电容CF、电流源I1、开关K3、开关K4和电流源I2，频率比较器401的第一输入端连接参考时钟信号，频率比较器401的第二输入端连接第二信号，频率比较器401的第一输出端连接开关K3的控制端，频率比较器401的第二输出端连接开关K4的控制端，开关K3的第一端连接电流源I1，开关K3的第二端连接开关K4的第一端和电容CF的第一端，开关K4的第二端连接电流源I2，电容CF的第二端接地。
如图17所示，限制模块50包括比较器U3、比较器U4、电流源I3、开关K5、开关K6和电流源I4，比较器U3的同相输入端连接预设电压范围的最小边界值，比较器U3的反相输入端和比较器U4的同相输入端连接第一电压，比较器U4的反相输入端连接预设电压范围的最大边界值，比较器U3的输出端连接开关K5的控制端，开关K5的第一端连接电流源I3，开关K5的第二端连接开关K6的第一端，比较器U4的输出端连接开关K6的控制端，开关K6的输出端连接电流源I4。
本电路结构的工作原理如下：分频器20用于将振荡器10输出的第一信号VCO_OUT进行分频，分频器20输出第二信号DIV_OUT为振荡器10输出频率的1/N，N为分频器20的分频比。
开关时序控制子模块301接收第一信号VCO_OUT和第二信号DIV_OUT，并输出第三信号DIV_PUL给相位比较器U1，其中，第三信号的频率与第二信号的频率相同，第三信号的占空比小于第二信号的占空比。相位比较器U1输出DIV_PUL与参考时钟信号CLK_REF的相位差给MOS管Q1，MOS管Q1将相位误差转化为电压信号，并通过低通滤波子模块303输出的第一电压VC_FPEC调整振荡器10的瞬时频率，使振荡器10的时钟输出相位与参考时钟相位保持一个固定的相位差。其信号波形如图18所示，在t0时刻，振荡器10输出的第一信号VCO_OUT与开关时序控制子模块301输出的DIV_PUL产生相位差为：ΦSO+ΔΦe，其中ΦSO为系统固定相位误差，用于产生直流控制电压，控制振荡器10的频率。由于系统固定相位误差是定值，因此不会引入相位噪声。其中ΔΦe为变化随机相位误差，由振荡器10的自身噪声或电压干扰引起，是一个随机变化的值，会在振荡器10输出VCO_OUT引入相位噪声。相位误差采样子模块302根据ΔΦe调制VP的电压。当开关K1的控制信号SWP为高电平时，开关K1导通，电容CP通过与电容CC电荷共享，当电容CP容值远大于CC的容值时，第一电压VC_FPEC被调制在接近VP刚完成采样时的电压。由于VP保存ΔΦe的大小信息，第一电压VC_FPEC把VCO_OUT与参考时钟之间随机相位误差快速抵消，从而实现低相位噪声。当快速相位误差抵消模块30完成相位误差抵消之后，需要将振荡器10的控制信号VC_FPEC切换到电容CI上的直流信号，向开关K2输出控制信号使开关K2导通，由于电容CI的电容值远大于电容CC的电容值，并且电容CC以固定的频率与电容CI导通，因此电容CC与电容CI形成一个开关低通滤波器，把高频的随机相位误差ΔΦe滤掉。所以电容CI不参与随机相位误差抵消，只是提取VC_FPEC的直流电压DC_FPEC，控制振荡器10的频率。如图19所示，当电容CP与电容CI之间切换时，在切换的时刻tsw，由于开关的电荷馈通与通道电荷注入效应，第一电压VC_FPEC会出现毛刺，从而引起输出频率VCO_OUT出现周期性抖动，引入杂散。为了解决杂散问题，可变电容的控制信号连接到振荡器。VC_FPEC端的可变电容只有在SD1与SD3同时为高电压时(tp1~tp4)，才会把可变电容连接到反相器DC4中，从而避免了VC_FPEC出现毛刺的时候影响振荡器频率。然而，这种特殊设计的可变电容连接方式解决杂散的问题，但是也限制控制信号可连接压控可变电容的数量。
振荡器10输出的频率（Freq_VCO）由相位误差抵消模块30输出的第一电压VC_FPEC与频率锁定模块输出的第二电压VC_FLL两个电压控制。当第一电压VC_FPEC与第二电压VC_FLL电压同时为0时，振荡器10的输出频率记为f0。第一电压VC_FPEC与第二电压VC_FLL的单位电压频率增益分别为K_FPEC和K_FLL。其输出频率计算如下：
Freq_VCO=f0+K_FPEC×VC_FPEC+K_FLL×VC_FLL （1）
由公式（1）可知，振荡器10的可变频率范围与单位电压频率增益分别为K_FPEC和K_FLL，当D0~DN都为0时，电容阵列的有效电容值只由可变电容决定，K_FPEC与K_FLL与可变电容的容值与数量成正比关系。
频率锁定模块40通过对比分频器20输出信号的频率与参考时钟的频率，调整第二电压VC_FLL的电压，达到控制振荡器10的输出频率。
振荡器10中五个反相器DC0~DC4分别与五组电容阵列组成五个延时电路。每个电容阵列由一组开关控制的电容组与一个压控可变电容组成。当D0~DN为1时，相连的电容为电容阵列的有效电容，而为0时，相连的电容与振荡器10断开，开关控制电容的容值相等，记为Ｃ。可变电容容值Cv受控制电压VC的控制,控制电压为0时，其电容为C_orig，可变电容容值计算为Cv=KC×VC+C_orig每组电容阵列的有效电容C_g计算如下：
C_g=D0×Ｃ+……＋DN×C+Cv；
传统的振荡器只有一个电压输入控制信号，本技术方案使用两组独立的电压控制信号。其中，VC_FLL电压控制多个可变电容，VC_FPEC电压控制一个可变电容。相位误差抵消模块根据参考时钟与DIV_PUL的相位误差，通过VC_FPEC实现快速地把振荡器10的相位误差抵消。
本实施例八提供的技术方案通过增加独立的频率锁定模块40，通过VC_FLL控制振荡器10频率，增大锁相环的频率锁定范围，并且频率锁定电路在锁相环正常锁定之后，开关一直保持断开，不会对输出VC_FLL引入干扰，所以不会对VCO_OUT引起杂散。如图19所示，频率比较器通过对CLK_REF，DIV_OUT在特定时间段的时钟上升沿数量判断CLK_REF与DIV_OUT的频率大小。当CLK_REF频率更大时，FLL_UP的电平为高，第二电荷泵冲电电流使VC_FLL的电压上升。更大VC_FLL电压使振荡器10的频率上升，直到CLK_REF的频率与DIV_OUT的频率相等时，FLL_UP与FLL_DN都为0。然而，由于频率锁定模块40与快速相位误差抵消模块30都可以控制振荡器10的频率，所以同一个振荡的频率可以出现多种VC_FPEC与VC_FLL的电压组合，这会导致锁相环锁定时，VC_FPEC工作在超出设计的电压工作范围，无法实现对随机相位误差精确抵消，使相位噪声变差。锁相环锁定的条件为Freq_VCO/N与参考时钟CLK_REF的频率相等。
振荡器10中VC_FLL连接可变电容的数量是VC_FPEC的数倍，例如4倍，因此，K_FLL是K_FPEC的4倍。VC_FPEC对采样到的随机相位误差进行抵消，需要更大的瞬间电压变化范围，保证相位误差采样模块的P型与N型MOS管都在正常的工作电压范围。限制模块50通过调整VC_FLL的电压，保证VC_FPEC可以在工作的指定的电压范围，最大电压不高于VC_MAX，最小电压不低于VC_MIN。本技术方案通过限制模块50与频率锁定模块40保证相位误差采样模块的输出点的VC_FPEC工作电压范围。
实施例九
本发明实施例九提供一种芯片，包括实施例一至实施例八提供的锁相环。
本发明实施例九提供的芯片可以应用于高速接口芯片、无线通信芯片、有线通信芯片、可穿戴主控芯片、手机主控芯片、AR/VR主控芯片等。
本发明实施例提供的锁相环可以应用于诸多AI领域，例如包括本发明提供的锁相环的基于感存算一体技术架构实现的模数混合AI视觉芯片，该AI视觉芯片的鲁棒性和稳定性更好，且具有更低功耗与更高的能效比。对应的AI视觉芯片可应用于自动驾驶、AR、VR、激光雷达，还可广泛应用于智能手机、平板电脑、可穿戴电子装备、智能家居电子产品、工业或医疗或电池供电类等一系列的应用领域。
本发明实施例九提供的芯片包括但不限于以下芯片:
数字信号处理芯片：包括数字信号处理器、数字音频处理器等，如ADI的ADSP-21584、TI的TMS320C67x系列等。
通信芯片：包括调制解调器、射频收发器、基带处理器等，如ADI的AD9361、TI的CC2650、Broadcom的BCM4366等。
模拟信号处理芯片：包括模拟信号处理器、模拟转换器等，如ADI的AD9164、TI的DAC5687、Analog Devices的AD9265等。
电源管理芯片：包括电源管理器、电源控制器等，如TI的TPS62231、ADI的ADP5052、Maxim的MAX77752等。
测试和测量芯片：包括测试和测量设备、数据采集器等，如National Instruments的NI PXIe-5646R、Keysight的N9030B等。
其他应用芯片：包括传感器、嵌入式系统等，如TI的MSP430系列、ST的STM32系列、Freescale的Kinetis系列等。
实施例十
本发明实施例十提供一种电子设备，包括实施例九提供的芯片。对应的电子设备例如：智能手机、平板电脑、可穿戴电子装备、智能家居电子产品、AR、VR、激光雷达、汽车等。
本发明实施例十提供的电子设备包括但不限于以下电子设备：
数字电视机顶盒和数字电视：数字电视机顶盒和数字电视中常常使用PLL芯片进行时钟恢复、同步和频率合成等。
无线局域网路由器和网络交换机：无线局域网路由器和网络交换机中通常使用PLL芯片进行时钟同步和频率合成等。
移动通信设备：移动通信设备中常常使用PLL芯片进行频率合成和时钟同步等。
数字音频处理器和调频收音机：数字音频处理器和调频收音机中常常使用PLL芯片进行时钟恢复、频率合成和抖动抑制等。
光纤通信设备：光纤通信设备中常常使用PLL芯片进行时钟恢复、频率合成和同步等。
雷达和卫星通信设备：雷达和卫星通信设备中常常使用PLL芯片进行频率合成和同步等。
数据采集器和测试设备：数据采集器和测试设备中常常使用PLL芯片进行频率合成和时钟同步等。
电源管理器和电源控制器：电源管理器和电源控制器中常常使用PLL芯片进行时钟同步和频率合成等。
除上述设备外，还有许多其他应用领域的设备使用PLL芯片，如航空航天、汽车电子、医疗设备、工业控制等。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (19)

1.一种锁相环，其特征在于，包括：
振荡器，其输出端输出第一信号；
分频器，其输入端连接所述第一信号，用于对所述第一信号进行分频得到第二信号；
相位误差抵消模块，其输入端连接所述第一信号、所述第二信号以及参考时钟信号，其输出端连接所述振荡器的第一输入端，用于获取所述第一信号与所述参考时钟信号之间的相位差，并将所述相位差转换为第一电压，并通过所述第一电压控制所述振荡器的频率，使所述振荡器输出的第一信号的相位与所述参考时钟的相位之间保持固定的相位差；
频率锁定模块，其输入端连接所述参考时钟信号和所述第二信号，其输出端连接所述振荡器的第二输入端，用于将所述参考时钟信号的频率与所述第二信号的频率进行比较，并根据比较结果向所述振荡器输出第二电压，以控制所述振荡器输出的第一信号的频率。
2.如权利要求1所述的锁相环，其特征在于，所述频率锁定模块包括：
频率比较器，其第一输入端连接参考时钟信号，其第二输入端连接所述第二信号，用于将所述参考时钟信号的第一频率与所述第二信号的第二频率进行比较，当所述第一频率大于所述第二频率时输出第一控制信号，当所述第一频率小于所述第二频率时输出第二控制信号；
第一电荷泵，其第一控制端连接所述第一控制信号，用于根据所述第一控制信号增大所述第二电压；其第二控制端连接所述第二控制信号，用于根据所述第二控制信号减小所述第二电压。
3.如权利要求2所述的锁相环，其特征在于，当第一频率大于第二频率时，所述频率比较器控制所述第一电荷泵输出逐渐增大的第二电压，以增加所述振荡器输出第一信号的频率；当第一频率小于第二频率时，所述频率比较器控制所述第一电荷泵输出逐渐减小的第二电压，以减小所述振荡器输出第一信号的频率。
4.如权利要求2所述的锁相环，其特征在于，所述第一电荷泵包括：
第一电流源，其第一端连接预设电压；
第一开关，其第一端连接所述第一电流源的第二端，其控制端为所述第一电荷泵的第一控制端，其输出端输出第二电压；
第二开关，其第一端连接所述第一开关的输出端，其控制端为所述第一电荷泵的第二控制端；
第二电流源，其第一端连接所述第二开关的第二端，其第二端与地连接；
第一电容，其第一端连接所述第一开关的输出端，其第二端与地连接。
5.如权利要求1至4任意一项所述的锁相环，其特征在于，所述相位误差抵消模块包括开关时序控制子模块、相位误差采样子模块以及低通滤波子模块；
所述开关时序控制子模块的输入端连接所述第一信号和所述第二信号，根据所述第一信号和所述第二信号生成第三信号、第一控制信号以及第二控制信号，并将所述第三信号输出至所述相位误差采样子模块，以及将所述第一控制信号和所述第二控制信号输出至所述低通滤波子模块；所述相位误差采样子模块用于将所述第三信号与参考时钟信号之间的相位进行比较，并根据比较差值输出电压信号；所述低通滤波子模块用于根据所述第一控制信号和所述第二控制信号对所述电压信号进行低通滤波得到第一电压。
6.如权利要求5所述的锁相环，其特征在于，所述第三信号、所述第一控制信号以及所述第二控制信号处于同一时钟周期，所述第一控制信号延迟于所述第三信号，所述第一控制信号和所述第二控制信号相位相反。
7.如权利要求5所述的锁相环，其特征在于，所述低通滤波子模块包括存储单元和滤波单元，所述存储单元的输入端为所述低通滤波子模块的输入端，所述存储单元的控制端连接第一控制信号，所述存储单元的用于存储所述电压信号并在所述第一控制信号使能时输出所述电压信号；所述滤波单元的第一输入端连接所述存储单元的输出端，所述滤波单元的第二输入端连接第二控制信号，所述滤波单元的用于在所述第二控制信号使能时对输出的电压信号中的高频误差信号进行过滤，其中，所述第一控制信号和所述第二控制信号交替使能。
8.如权利要求7所述的锁相环，其特征在于，所述存储单元包括第二电容和第一控制开关，所述第二电容的第一端为所述存储单元的输入端，所述第二电容的第二端接地；所述第一控制开关的第一端连接所述第二电容的第一端，所述第一控制开关的第二端为所述存储单元的输出端，所述第一控制开关的控制端为所述存储单元的控制端。
9.如权利要求7所述的锁相环，其特征在于，所述滤波单元包括第三电容、第二控制开关和第四电容；所述第三电容的第一端为所述滤波单元的输出端，所述第三电容的第二端接地；所述第二控制开关的第一端连接所述第三电容的第一端，所述第二控制开关的控制端为所述滤波单元的控制端；所述第四电容的第一端连接所述第二控制开关的第二端，所述第四电容的第二端接地。
10.如权利要求1至4任意一项所述的锁相环，其特征在于，所述振荡器包括第一延时模块和第二延时模块；
所述第一延时模块的第一输入端连接所述第一电压，所述第一延时模块的输出端为所述振荡器的输出端，所述第一延时模块的用于根据所述第一电压调整所述振荡器的瞬时频率，使所述第一信号的相位与所述参考时钟的相位之间保持一个固定的相位差；所述第二延时模块的第一输入端连接所述第二电压，所述第二延时模块的第二输入端连接所述第一延时模块的输出端，所述第二延时模块的输出端连接所述第一延时模块的第二输入端，所述第二延时模块用于根据所述第二电压控制所述振荡器输出的第一信号的频率。
11.如权利要求10所述的锁相环，其特征在于，所述第一延时模块包括第一反相器、第一可控电容阵列以及第一可变电容；
所述第一反相器的输入端为所述第一延时模块的第二输入端，所述第一反相器的输出端为所述第一延时模块的输出端，所述第一反相器用于输出第一信号；所述第一可控电容阵列的第一端连接所述第一反相器的输出端，所述第一可控电容阵列的第二端与地连接，所述第一可控电容阵列的控制端连接第三控制信号，所述第一可控电容阵列的用于根据所述第三控制信号提供固定电容值；所述第一可变电容的第一端连接所述第一反相器的输出端，所述第一可变电容的第二端为第一延时模块的输入端，所述第一可变电容用于根据所述第一电压改变电容值，以调整所述第一延时模块的瞬时频率，进而调节所述第一反相器输出第一信号的相位，使所述第一信号的相位与所述参考时钟的相位之间保持一个固定的相位差。
12.如权利要求11所述的锁相环，其特征在于，所述第一可控电容阵列包括多个并联连接的可控电容支路，每个可控电容支路包括串联连接的固定电容和可控开关，每个可控开关的控制端连接所述第三控制信号。
13.如权利要求11所述的锁相环，其特征在于，所述第二延时模块包括依次相连的n个反相器以及与所述n个反相器一一对应连接的n个第二可控电容阵列；
所述n个反相器的第1个反相器的输入端连接所述第一反相器的输出端，所述n个反相器的第n个反相器的输出端连接所述第一反相器的输入端；每个第二可控电容阵列的第一端连接与其对应的反相器的输出端，每个第二可控电容阵列的第二端与地连接，每个第二可控电容阵列的控制端连接第四控制信号，用于根据所述第四控制信号提供固定电容值；每个第二可变电容的第一端连接与其对应的反相器的输出端，每个第二可变电容的第二端共接为所述第二延时模块的第一端，用于根据所述第二电压改变电容值，以调节所述第一反相器输出第一信号的频率。
14.如权利要求13所述的锁相环，其特征在于，所述第二可控电容阵列包括多个并联连接的可控电容支路，每个可控电容支路包括串联连接的固定电容和可控开关，每个可控开关的控制端连接所述第四控制信号。
15.如权利要求13所述的锁相环，其特征在于，所述第一延时模块还包括：
n1个控制开关，连接于所述第一延时模块的第一输入端与所述第一可变电容之间，每个控制开关串联连接，所述n个反相器包括用于输出控制信号的n1个反相器，所述n1个控制开关的控制端与所述n1个反相器的输出端一一对应连接，其中，1≤n1<n。
16.如权利要求1所述的锁相环，其特征在于，所述锁相环还包括：用于限制所述第一电压的限制模块；
所述限制模块的输入端连接所述相位误差抵消模块输出的第三电压，所述限制模块的输出端连接所述频率锁定模块的输出端，所述限制模块用于根据所述第三电压与预设电压范围边界值之间的大小关系调节所述第二电压，使所述第一电压在所述预设电压范围内，其中，所述第三电压为所述第一电压的直流电压。
17.如权利要求16所述的锁相环，其特征在于，所述限制模块包括：第一电压比较单元、第二电压比较单元及第二电荷泵；
所述第一电压比较单元的第一输入端连接所述预设电压范围的最大边界电压，所述第一电压比较单元的第二输入端连接所述第三电压，所述第一电压比较单元的输出端连接所述第二电荷泵的第一控制端，所述第二电荷泵的第一端连接预设电压，所述第二电荷泵的第二端与地连接，所述第二电荷泵的输出端为所述限制模块的输出端；
所述第二电压比较单元的第一输入端连接所述第三电压，所述第二电压比较单元的第二端连接所述预设电压范围的最小边界电压，所述第二电压比较单元的输出端连接所述第二电荷泵的第二控制端。
18.一种芯片，其特征在于，包括权利要求1至17任意一项所述的锁相环。
19.一种电子设备，其特征在于，包括权利要求18所述的芯片。
CN202310510035.9A 2023-05-08 2023-05-08 锁相环、芯片及电子设备 Active CN116232319B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310510035.9A CN116232319B (zh) 2023-05-08 2023-05-08 锁相环、芯片及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310510035.9A CN116232319B (zh) 2023-05-08 2023-05-08 锁相环、芯片及电子设备

Publications (2)

Publication Number Publication Date
CN116232319A true CN116232319A (zh) 2023-06-06
CN116232319B CN116232319B (zh) 2023-07-28

Family

ID=86580935

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310510035.9A Active CN116232319B (zh) 2023-05-08 2023-05-08 锁相环、芯片及电子设备

Country Status (1)

Country Link
CN (1) CN116232319B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116979959A (zh) * 2023-09-21 2023-10-31 深圳市九天睿芯科技有限公司 锁相环、芯片及电子设备
CN117081587A (zh) * 2023-10-16 2023-11-17 深圳市九天睿芯科技有限公司 一种锁相环、芯片及电子设备

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217787A1 (en) * 2003-04-30 2004-11-04 Wong Keng L. Phase locked loop system capable of deskewing
US20050099235A1 (en) * 2003-11-10 2005-05-12 Sharp Kabushiki Kaisha PLL clock signal generation circuit
CN101262225A (zh) * 2008-04-11 2008-09-10 湖南大学 锁相环频率合成器
CN104320137A (zh) * 2014-10-22 2015-01-28 华中科技大学 一种锁相环频率合成器
CN107623521A (zh) * 2017-09-29 2018-01-23 中国科学院半导体研究所 一种锁相环时钟发生器
CN108604980A (zh) * 2016-03-11 2018-09-28 英特尔Ip公司 用于补偿相位波动的装置和方法
CN109787621A (zh) * 2017-11-13 2019-05-21 西安电子科技大学昆山创新研究院 亚采样数字锁相环
CN110635803A (zh) * 2019-10-07 2019-12-31 珠海市一微半导体有限公司 一种基于电平宽度提取的锁相加速电路及锁相环系统
CN113014254A (zh) * 2021-03-10 2021-06-22 苏州芯捷联电子有限公司 锁相环电路
CN114301456A (zh) * 2021-12-29 2022-04-08 宁波奥拉半导体有限公司 锁相环电路、时钟发生器及电子设备
CN114785340A (zh) * 2022-04-21 2022-07-22 西安交通大学 一种基于可编程电容阵列的频带锁相环

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217787A1 (en) * 2003-04-30 2004-11-04 Wong Keng L. Phase locked loop system capable of deskewing
US20050099235A1 (en) * 2003-11-10 2005-05-12 Sharp Kabushiki Kaisha PLL clock signal generation circuit
CN101262225A (zh) * 2008-04-11 2008-09-10 湖南大学 锁相环频率合成器
CN104320137A (zh) * 2014-10-22 2015-01-28 华中科技大学 一种锁相环频率合成器
CN108604980A (zh) * 2016-03-11 2018-09-28 英特尔Ip公司 用于补偿相位波动的装置和方法
CN107623521A (zh) * 2017-09-29 2018-01-23 中国科学院半导体研究所 一种锁相环时钟发生器
CN109787621A (zh) * 2017-11-13 2019-05-21 西安电子科技大学昆山创新研究院 亚采样数字锁相环
CN110635803A (zh) * 2019-10-07 2019-12-31 珠海市一微半导体有限公司 一种基于电平宽度提取的锁相加速电路及锁相环系统
CN113014254A (zh) * 2021-03-10 2021-06-22 苏州芯捷联电子有限公司 锁相环电路
CN114301456A (zh) * 2021-12-29 2022-04-08 宁波奥拉半导体有限公司 锁相环电路、时钟发生器及电子设备
CN114785340A (zh) * 2022-04-21 2022-07-22 西安交通大学 一种基于可编程电容阵列的频带锁相环

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
FENG ZHANG 等: "A 3 Gb/s multichannel transceiver in 65 nm CMOS technology", JOURNAL OF SEMICONDUCTORS, no. 01, pages 545 - 560 *
胡建萍;张欣舒;: "数字锁相技术的研究与实现", 通信电源技术, no. 03, pages 288 - 293 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116979959A (zh) * 2023-09-21 2023-10-31 深圳市九天睿芯科技有限公司 锁相环、芯片及电子设备
CN116979959B (zh) * 2023-09-21 2024-01-30 深圳市九天睿芯科技有限公司 锁相环、芯片及电子设备
CN117081587A (zh) * 2023-10-16 2023-11-17 深圳市九天睿芯科技有限公司 一种锁相环、芯片及电子设备
CN117081587B (zh) * 2023-10-16 2024-03-26 深圳市九天睿芯科技有限公司 一种锁相环、芯片及电子设备

Also Published As

Publication number Publication date
CN116232319B (zh) 2023-07-28

Similar Documents

Publication Publication Date Title
CN116232319B (zh) 锁相环、芯片及电子设备
CN116232318B (zh) 锁相环、芯片及电子设备
CN104113329B (zh) 锁频环电路和半导体集成电路
US8350608B2 (en) Phase locked loop circuit including automatic frequency control circuit and operating method thereof
CN100426674C (zh) 频率快速锁定装置、频率合成器以及频率快速锁定方法
CN113014254B (zh) 锁相环电路
US9312867B2 (en) Phase lock loop device with correcting function of loop bandwidth and method thereof
CN116979959B (zh) 锁相环、芯片及电子设备
CN114785340A (zh) 一种基于可编程电容阵列的频带锁相环
CN112187229B (zh) 一种高精度脉冲宽度调制系统及方法
US7675333B2 (en) Multi-phase delay locked loop with equally-spaced phases over a wide frequency range and method thereof
US7741889B2 (en) Phase locked loop with phase rotation for spreading spectrum
CN109698697B (zh) 一种应用于fpga芯片的锁相环装置及fpga芯片
US8373511B2 (en) Oscillator circuit and method for gain and phase noise control
CN116647234A (zh) 一种锁相环电路、芯片以及模组设备
CN117081587B (zh) 一种锁相环、芯片及电子设备
US7649408B2 (en) Loop filters
US6771102B2 (en) Common mode feedback technique for a low voltage charge pump
CN113315509A (zh) 锁相环电路及通信芯片
CN118316443B (zh) 一种低相噪的小数分频锁相环、芯片及电子设备
US8664991B1 (en) Apparatus and methods for phase-locked loops
EP2814176A1 (en) Fast lock phase-locked loop
Zhuang et al. A-107dBe, 10kHz carrier offset 2-GHz DLL-based frequency synthesizer
CN204068935U (zh) 低相位噪声的集成化小数微波频率合成器
JP2016066972A (ja) Ｐｌｌ回路、集積回路装置、電子機器及び移動体

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant