CN110957998A

CN110957998A - 一种精确校正时钟信号占空比的电路

Info

Publication number: CN110957998A
Application number: CN201911215661.5A
Authority: CN
Inventors: 刘俊; 路超
Original assignee: Aojie Intelligent Technology Shanghai Co Ltd
Current assignee: Aojie Intelligent Technology Shanghai Co Ltd
Priority date: 2019-12-02
Filing date: 2019-12-02
Publication date: 2020-04-03
Anticipated expiration: 2039-12-02
Also published as: CN110957998B

Abstract

本申请公开了一种精确校正时钟信号占空比的电路，包括反相器链、延时单元、相位检测单元以及低通滤波器。所述反相器链采用一个CMOS反相器、或者采用多个级联的CMOS反相器。输入信号进入反相器链的输入端，通过反相器链中的第一CMOS反相器的栅极偏置电压的变化来调整输入信号的占空比，反相器链输出经过占空比校正的输出信号。输出信号经过延时单元得到延时信号。输出信号和延时信号一起作为相位检测单元的输入，相位检测单元输出表征输出信号的占空比是否达到目标值的指示信号。指示信号经过低通滤波器滤除掉高频分量后，剩余的低频和直流分量作为反相器链中的第一CMOS反相器的栅极直流偏置电压。本申请可以精确控制输出信号的占空比。

Description

一种精确校正时钟信号占空比的电路

技术领域

本申请涉及一种校正占空比的电路，特别是涉及一种校正时钟信号的占空比的电路。

背景技术

在现代电路系统中，时钟信号是最常用到的信号，它可以通过晶体振荡器产生，也可以通过环路振荡器生成。不同电路模块对时钟信号有不同要求。比如，模数转换器要求输入时钟信号边沿的抖动要特别小；实时时钟电路（RTC）要求输入时钟信号的频率非常稳定；某些射频电路中的混频器（Mixer）要求本地振荡器（LO）产生的时钟信号具有非50%的占空比以达到提高转换增益的目的，最常用的是25%占空比的时钟信号；然而两倍频电路（Doubler）则要求时钟信号的占空比为50%。

请参阅图1，这是一个典型的两倍频电路。所述两倍频电路200包括延迟器210与异或门220。输入信号A经过延迟器210（延时值为τ）后得到延时信号B，输入信号A和延时信号B作为异或门220的两个输入信号，异或门220的输出端得到输出信号C。

请参阅图2，当输入信号A的占空比为50%的理想情况下，可以实现输出信号C的频率是输入信号A的两倍。这样的两倍频电路中，输出信号C对输入信号A的占空比的偏移非常敏感。请参阅图3和图4，当输入信号A的占空比不是50%，输出信号C会存在一个一倍频的信号分量，从而导致输出信号C出现比较严重的杂散输出。

请参阅图5至图8，这是100MHz的输入信号A输入两倍频电路后，输出信号C的频谱。图5、图6、图7、图8分别是输入信号A的占空比为50%、49%、51%、52%的情况。可以发现，输入信号A出现1%至2%的占空比偏移就会导致输出信号C出现高达－20dBc的杂散输出，dBc表示杂散能量相对载波能量（一倍频信号）的比值。

现有的用来产生精确占空比时钟信号的手段非常有限，而且通常需要占用比较大的芯片面积并消耗很大的电流。

发明内容

本申请所要解决的技术问题是提供一种时钟信号占空比校正电路，可以低功耗、低成本地实现时钟信号的占空比接近50%或其它设定的目标值。

为解决上述技术问题，本申请公开了一种精确校正时钟信号占空比的电路，包括反相器链、延时单元、相位检测单元以及低通滤波器。所述反相器链采用一个CMOS反相器、或者采用多个级联的CMOS反相器。输入信号进入反相器链的输入端，通过反相器链中的第一CMOS反相器的栅极偏置电压的变化来调整输入信号的占空比，反相器链输出经过占空比校正的输出信号。输出信号经过延时单元得到延时信号。输出信号和延时信号一起作为相位检测单元的输入，相位检测单元输出表征输出信号的占空比是否达到目标值的指示信号。指示信号经过低通滤波器滤除掉高频分量后，剩余的低频和直流分量作为反相器链中的第一CMOS反相器的栅极直流偏置电压。

上述精确校正时钟信号占空比的电路中，延时单元、相位检测单元和低通滤波器在反相器链的输出端和输入端之间构成一条反馈回路。反相器链和该反馈回路共同构成一条自适应反馈环路。通过自适应反馈环路控制第一CMOS反相器的栅极直流偏置电压，对输入到反相器链的时钟信号的占空比进行精确校正。

进一步地，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；第一CMOS反相器的输入端作为反相器链的唯一输入端，最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的唯一输入端。这是反相器链的一种具体实现方式，在图10、图11中有详细描述。

进一步地，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成；第一CMOS反相器中，PMOS管一和NMOS管一的栅极相互独立，PMOS管一的栅极作为反相器链的第一输入端，NMOS管一的栅极作为反相器链的第二输入端；其余CMOS反相器中，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端；每一个CMOS反相器中，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号以直流形式连接到反相器链的第一输入端。这是反相器的链一种具体实现方式，在图12中有详细描述。

进一步地，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成；第一CMOS反相器中，PMOS管一和NMOS管一的栅极相互独立，NMOS管一的栅极作为反相器链的唯一输入端；其余CMOS反相器中，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端；每一个CMOS反相器中，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的唯一输入端；PMOS管五与电流镜串联在电源电压和地之间。PMOS管五的栅极与漏极相连，同时与PMOS管一的栅极相连；PMOS管五与PMOS管一组成了电流镜为NMOS管一提供电流偏置。这是反相器链的一种具体实现方式，在图13中有详细描述。

进一步地，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；PMOS管五连接在电源电压与第一CMOS反相器之间，PMOS管五工作时候等效为一个压控电阻；PMOS管五的栅极作为反相器链的第一输入端，第一CMOS反相器的输入端作为反相器链的第二输入端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的第二输入端；一个电阻连接在第一CMOS反相器的输入端和输出端之间，该电阻为第一CMOS反相器的栅极提供直流偏置电压。这是反相器链的一种具体实现方式，在图14、图15中有详细描述。

进一步地，当占空比目标值为k时，0＜k＜1，所述延时单元的延时值设为k*T，其中T表示输出信号的周期。这表明延时值τ的取值与整个电路的占空比目标值有关。

进一步地，所述相位检测单元用来检测输出信号当前下降沿与理想下降沿之间的相位差；所述理想下降沿是指紧临输出信号当前下降沿之前的那个上升沿经过k*T延时后得到的上升沿的反相信号。这里给出了相位检测单元输出表征输出信号的占空比是否达到目标值的指示信号的内在原理。

进一步地，所述相位检测单元采用D触发器；D触发器包括时钟脉冲信号输入端、数据输入端、数据输出端、数据反相输出端；输出信号接入D触发器的数据输入端，延时信号接入D触发器的时钟脉冲信号输入端，D触发器的触发方式是在时钟脉冲信号的上升沿触发。这是相位检测单元的一种具体实现方式。

进一步地，所述相位检测单元采用D触发器；D触发器包括时钟脉冲信号输入端、数据输入端、数据输出端、数据反相输出端；输出信号接入D触发器的时钟脉冲信号输入端，延时信号接入D触发器的数据输入端，D触发器的触发方式是在时钟脉冲信号的下降沿触发。这是相位检测单元的另一种具体实现方式。

进一步地，当反相器链中包含的CMOS反相器的数量为偶数时，D触发器的数据反相输出端作为相位检测单元的输出端；当反相器链中包含的CMOS反相器的数量为奇数时，D触发器的数据输出端作为相位检测单元的输出端。这表明相位检测单元的输出端的选择与反相器链中包含的CMOS反相器的数量有关。

进一步地，所述低通滤波器包括电阻一和电容一；相位检测单元的输出端通过电阻一连接到反相器链的唯一输入端，为反相器链中的第一CMOS反相器提供栅极直流偏置电压；电容一将输入信号接入反相器链的唯一输入端。这是低通滤波器的一种具体实现方式，在图10、图11中有详细描述。

进一步地，所述低通滤波器包括电阻一和电容一；相位检测单元的输出端通过电阻一连接到反相器链的第二输入端，为反相器链中的第一CMOS反相器中的NMOS管一提供栅极直流偏置电压，电容一接地。这是低通滤波器的一种具体实现方式，在图12中有详细描述。

进一步地，所述低通滤波器包括电阻二和电容二；相位检测单元的输出端通过电阻二连接到反相器链的第一输入端，为反相器链中的第一CMOS反相器中的NMOS管一提供栅极直流偏置电压；电容二将输入信号接入反相器链的唯一输入端。这是低通滤波器的一种具体实现方式，在图13中有详细描述。

进一步地，所述低通滤波器包括电阻二和电容二；相位检测单元的输出端通过电阻二连接到反相器链的第一输入端，为反相器链中PMOS管五提供栅极直流偏置电压，电容二接电源电压。这是低通滤波器的一种具体实现方式，在图14中有详细描述。

进一步地，所述低通滤波器包括运算放大器、电阻二和电容二；相位检测单元的输出端通过电阻二连接到运算放大器的反相输入端，偏置电压连接到运算放大器的正相输入端，运算放大器的输出端连接到反相器链的第一输入端，为反相器链中PMOS管五提供栅极直流偏置电压，电容二连接运算放大器的反相输入端与输出端。这是低通滤波器的一种具体实现方式，在图15中有详细描述。

进一步地，当给定第一CMOS反相器尺寸，所述时钟信号占空比校正电路的占空比调节范围随着输入信号上升沿或下降沿斜率变缓而增大。这表明所述时钟信号占空比校正电路的占空比调节范围与第一CMOS反相器中的晶体管的宽长比有关。

进一步地，输入信号的峰峰摆幅比反相器链中各晶体管的电源电压高出VTH_max或者在电路启动阶段将相位检测单元的输出电平强制置为反相器链中各晶体管的电源电压的一半；所述VTH_max为反相器链中各晶体管的的阈值电压最大值。这可帮助启动所述时钟信号占空比校正电路。

进一步地，所述第一CMOS反相器中的PMOS管和NMOS管采用具有高耐压的晶体管。这可提高所述时钟信号占空比校正电路的寿命和可靠性。

进一步地，所述延时单元采用延迟锁相环电路；所述延迟锁相环电路从输入端到输出端依次连接有鉴频鉴相器、电荷泵和压控延时链；输入端还直接连接到压控延时链的输入端；压控延时链的输入端还通过电容接地；压控延时链的输出端还反馈回鉴频鉴相器的输入端。这是延时单元的一种具体实现方式，在图22中有详细描述。

进一步地，所述延时单元采用带有延时控制的延时链电路；所述带有延时控制的延时链电路从输入端到输出端依次连接有多个放大器，每个放大器的输出端均通过一个可变电容接地；数字控制字用来调节各个可变电容的电容值。这是延时单元的一种具体实现方式，在图23中有详细描述。

进一步地，所述延时单元采用锁相环电路；所述锁相环电路从输入端到输出端依次连接有鉴频鉴相器、电荷泵和压控振荡器；压控振荡器的输入端还通过电容接地；压控振荡器的输入端还通过串联的电阻与电容接地；压控振荡器的输出端还通过分频器反馈回鉴频鉴相器的输入端。这是延时单元的一种具体实现方式，在图24中有详细描述。

本申请提供的时钟信号占空比校正电路可以非常精确地控制输出信号的占空比，并且控制精度对输入信号的频率、幅度以及上升沿、下降沿快慢的变化都不敏感，具有极其广泛的应用范围。除此之外，本申请还具有以下几个方面的技术效果。

第一，本申请中的电路可以工作在低电压下，即只要能够保证CMOS反相器翻转的电源电压都可以作为本申请中电路的工作电压，因此可以实现低功耗。此外，本申请中的有源电路模块少，消耗电流少，进一步实现了低功耗。

第二，本申请中的电路所占芯片面积小，因此可以实现低成本。本申请可以应用在需要晶体振荡器的系统中，配合图1所示的两倍频电路，达到用低频率晶体输出高频率、低杂散时钟信号的目的。比如用48MHz晶体可以实现96MHz时钟输出，高频晶体通常价格较贵，进一步实现了低成本。

第三，本申请中用到的电路模块少且元器件少，因此占用芯片面积小。其中，占用芯片面积最大的是RC滤波器，可以在保证RC乘积不变的情况下，增加R值，降低C值来进一步减小占用的芯片面积。

附图说明

图1是一种现有的两倍频电路的结构示意图。

图2是输入信号为50%占空比的情况下图1中各信号的波形示意图。

图3是输入信号小于50%占空比的情况下图1中各信号的波形示意图。

图4是输入信号大于50%占空比的情况下图1中各信号的波形示意图。

图5是输入信号为50%占空比的情况下输出信号的频谱示意图。

图6是输入信号为49%占空比的情况下输出信号的频谱示意图。

图7是输入信号为51%占空比的情况下输出信号的频谱示意图。

图8是输入信号为52%占空比的情况下输出信号的频谱示意图。

图9是本申请提供的时钟信号占空比校正电路的实施例一的结构示意图。

图10是本申请提供的时钟信号占空比校正电路的实施例二的结构示意图。

图11是本申请提供的时钟信号占空比校正电路的实施例三的结构示意图。

图12是本申请提供的时钟信号占空比校正电路的实施例四的结构示意图。

图13是本申请提供的时钟信号占空比校正电路的实施例五的结构示意图。

图14是本申请提供的时钟信号占空比校正电路的实施例六的结构示意图。

图15是本申请提供的时钟信号占空比校正电路的实施例七的结构示意图。

图16是输入信号的占空比小于50%时占空比校正电路的工作原理示意图。

图17是输入信号的占空比大于50%时占空比校正电路的工作原理示意图。

图18是输入信号为方波、且占空比小于50%目标值的占空比校正仿真结果示意图。

图19是输入信号为正弦波、且占空比大于50%目标值的占空比校正仿真结果示意图。

图20是输入信号为正弦波、且占空比目标值为25%的占空比校正仿真结果示意图。

图21是输入信号为正弦波、且占空比目标值为33.33%的占空比校正仿真结果示意图。

图22是采用延迟锁相环电路实现的延时单元的示意图。

图23是采用带有延时控制的延时链电路实现的延时单元的示意图。

图24是采用锁相环电路实现的延时单元的示意图。

图中附图标记说明：100为时钟信号占空比校正电路；110为反相器链；120为延时单元；130为相位检测单元；132为D触发器；140为低通滤波器。200为两倍频电路；210为延迟器；220为异或门。

具体实施方式

请参阅图9，这是本申请提供的时钟信号占空比校正电路的实施例一。所述时钟信号占空比校正电路100包括反相器链110、延时单元120、相位检测单元130以及低通滤波器140。输入信号CLKIN输入到反相器链110的输入端，通过反相器链110中的第一CMOS反相器的栅极偏置电压的变化来调整输入信号CLKIN的占空比，反相器链110对外输出经过占空比校正的输出信号CLKOUT。输出信号CLKOUT经过延时单元120得到延时信号，延迟单元120的输出端称为节点VC。输出信号CLKOUT和延时信号一起作为相位检测单元130的输入，相位检测单元130输出表征输出信号CLKOUT的占空比是否达到目标值的指示信号，相位检测单元130的输出端称为节点VD。指示信号经过低通滤波器滤除掉高频分量后，剩余的低频和直流分量作为反相器链110中的第一CMOS反相器的栅极直流偏置电压。所述延时单元120、相位检测单元130和低通滤波器140在反相器链110的输出端和输入端之间构成一条反馈回路。反相器链110和该反馈回路共同构成一条自适应反馈环路。

请参阅图10至图15，这是本申请提供的时钟信号占空比校正电路的实施例二至实施例七，它们对实施例一中的各个单元给出了示例性的具体电路结构。

所述反相器链110采用一个CMOS反相器、或者采用多个级联的CMOS反相器。

反相器链110的第一种具体实现电路如图10所示，包括两个级联的CMOS反相器。第一CMOS反相器由PMOS管M1和NMOS管M2串联在电源电压VDD和地之间构成，PMOS管M1和NMOS管M2的栅极相连作为第一CMOS反相器的输入端，PMOS管M1和NMOS管M2的漏极相连作为第一CMOS反相器的输出端。第二CMOS反相器由PMOS管M3和NMOS管M4串联在电源电压VDD和地之间构成，PMOS管M3和NMOS管M4的栅极相连作为第二CMOS反相器的输入端，PMOS管M3和NMOS管M4的漏极相连作为第二CMOS反相器的输出端。第一CMOS反相器的输入端称为节点VA也就是反相器链110的唯一输入端。第一CMOS反相器的输出端称为节点VB连接着第二CMOS反相器的输入端。第二CMOS反相器的输出端也就是反相器链110的输出端。输入信号CLKIN通过电容C0以交流耦合形式连接到反相器链110的唯一输入端，反相器链110的输出端得到输出信号CLKOUT。

反相器链110的第二种具体实现电路如图11所示，包括三个级联的CMOS反相器，也就是在图10的基础上增加级联了第三CMOS反相器。第三CMOS反相器由PMOS管M5和NMOS管M6串联在电源电压VDD和地之间构成，PMOS管M5和NMOS管M6的栅极相连作为第三CMOS反相器的输入端，PMOS管M5和NMOS管M6的漏极相连作为第三CMOS反相器的输出端。第二CMOS反相器的输出端连接着第三CMOS反相器的输入端。第三CMOS反相器的输出端也就是反相器链110的输出端。输入信号CLKIN通过电容C0以交流耦合形式连接到反相器链110的唯一输入端，反相器链110的输出端得到输出信号CLKOUT。

反相器链110的第三种具体实现电路如图12所示，与图10的区别仅在于第一CMOS反相器有变形。变形后的第一CMOS反相器中，PMOS管M1和NMOS管M2的栅极相互独立，PMOS管M1的栅极是反相器链110的第一输入端，NMOS管M2的栅极是反相器链110的第二输入端。输入信号CLKIN以直流形式连接到反相器链110的第一输入端。

反相器链110的第四种具体实现电路如图13所示，与图10的区别仅在于第一CMOS反相器有变形，同时增加了PMOS管M5与电流镜I0。变形后的第一CMOS反相器中，PMOS管M1和NMOS管M2的栅极相互独立，NMOS管M2的栅极是反相器链110的唯一输入端。输入信号CLKIN通过电容C0以交流耦合形式连接到反相器链110的唯一输入端。PMOS管M5与电流镜I0串联在电源电压VDD和地之间。PMOS管M5的栅极与漏极相连，同时与PMOS管M1的栅极相连。PMOS管M5与PMOS管M1组成了电流镜为NMOS管M2提供电流偏置，可以更好控制第一CMOS反相器的功耗。

反相器链110的第五种具体实现电路如图14、图15所示，与图10的区别仅在于电阻R0的连接方式有变形，同时增加了PMOS管M5。PMOS管M5连接在电源电压VDD与第一CMOS反相器之间。PMOS管M5的栅极是反相器链110的第一输入端，第一CMOS反相器的输入端是反相器链110的第二输入端。输入信号CLKIN通过电容C0以交流耦合形式连接到反相器链110的第二输入端。电阻R0连接在第一CMOS反相器的输入端和输出端之间。PMOS管M5工作时候等效为一个压控电阻，即低通滤波器的输出信号引起PMOS管M5的栅极电压直流分量变化时，PMOS管M5的导通电阻随之变化。当PMOS管M5导通电阻增大时，输出信号CLKOUT的占空比会增大。电阻R0给第一CMOS反相器的栅极提供直流偏置电压，使之能正常工作。

所述延时单元120用来将输出信号CLKOUT延时τ后得到延时信号，延时值τ的取值与整个时钟信号占空比校正电路100的占空比目标值有关。

所述相位检测单元130例如采用D触发器132。D触发器132包括时钟脉冲信号输入端Clk、数据输入端D、数据输出端Q、数据反相输出端`Q。图10至图15中，输出信号CLKOUT接入D触发器132的数据输入端，延时信号接入D触发器132的时钟脉冲信号输入端。此时D触发器132的触发方式是在时钟脉冲信号的上升沿触发。当反相器链110中包含的CMOS反相器的数量为偶数时，如图10、图11、图13至图15所示，D触发器132的数据反相输出端作为相位检测单元130的输出端。当反相器链110中包含的CMOS反相器的数量为奇数时，如图12所示，D触发器132的数据输出端作为相位检测单元130的输出端。

可变形地，图10至图15中，如果输出信号CLKOUT接入D触发器132的时钟脉冲信号输入端，延时信号接入D触发器132的数据输入端，那么D触发器132的触发方式是在时钟脉冲信号的下降沿触发。

所述相位检测单元130用来检测输出信号CLKOUT当前下降沿与理想下降沿之间的相位差。所述理想下降沿是指紧临输出信号CLKOUT当前下降沿之前的那个上升沿经过理想延时值T0得到的上升沿的反相信号，理想延时值T0为占空比目标值k与输出信号CLKOUT周期T的乘积。

所述低通滤波器140的第一种具体实现电路如图10、图11所示，包括电阻R0和电容C0。相位检测单元130的输出端通过电阻R0连接到反相器链110的唯一输入端，为反相器链110中的第一CMOS反相器提供栅极直流偏置电压。电容C0将输入信号CLKIN接入反相器链110的输入端。

所述低通滤波器140的第二种具体实现电路如图12所示，包括电阻R0和电容C0。相位检测单元130的输出端通过电阻R0连接到反相器链110的第二输入端，为反相器链110中的第一CMOS反相器中的NMOS管M2提供栅极直流偏置电压，电容C0接地。PMOS管M1无需额外的偏置电压，由输入信号CLKIN直接驱动。

所述低通滤波器140的第三种具体实现电路如图13所示，包括电阻R0和电容C0。相位检测单元130的输出端通过电阻R0连接到反相器链110的输入端，为反相器链110中的第一CMOS反相器中的NMOS管M2提供栅极直流偏置电压。电容C0将输入信号CLKIN接入反相器链110的唯一输入端。PMOS管M1和PMOS管M5无需额外的偏置电压，由电源电压VDD提供偏置。

所述低通滤波器140的第四种具体实现电路如图14所示，包括电阻R1和电容C1。相位检测单元130的输出端通过电阻R1连接到反相器链110的第一输入端，为反相器链110中PMOS管M5提供栅极直流偏置电压，电容C1接电源电压VDD。PMOS管M1和NMOS管M2无需额外的偏置电压，属于自偏置结构。

所述低通滤波器140的第五种具体实现电路如图15所示，包括运算放大器A1、电阻R1和电容C1。相位检测单元130的输出端通过电阻R1连接到运算放大器A1的反相输入端，偏置电压Vbias连接到运算放大器A1的正相输入端，运算放大器A1的输出端连接到反相器链110的第一输入端，为反相器链110中PMOS管M5提供栅极直流偏置电压，电容C1连接运算放大器A1的反相输入端与输出端。运算放大器A1、电阻R1和电容C1共同组成有源低通滤波器，滤除相位检测单元130的输出信号中的高频分量，保留低频分量与直流分量。偏置电压Vbias决定了运算放大器A1的输入端的直流工作点，使得运算放大器A1能正常工作。PMOS管M1和NMOS管M2无需额外的偏置电压，属于自偏置结构。

对于给定占空比的输入信号CLKIN，所述时钟信号占空比校正电路100是通过改变反相器链110中的第一CMOS反相器的栅极直流偏置电压也就是节点VA的直流电压来调整输出信号CLKOUT的占空比的。在图12、图13所示的实施例中，第一CMOS反相器中的PMOS管M1和CMOS管M2的栅极相互独立，那么所述时钟信号占空比校正电路100是通过改变反相器链110中的第一CMOS反相器中的NMOS管M2的栅极直流偏置电压也就是节点VA的直流电压来调整输出信号CLKOUT的占空比的。在图14、图15所示的实施例中，第一CMOS反相器与电源电压之间还具有等效为压控电阻的PMOS管M5，那么所述时钟信号占空比校正电路100是通过改变反相器链110中的第一CMOS反相器支路上的PMOS管M5的栅极直流偏置电压来调整第一CMOS反相器实际的电源电压值，从而调整输出信号CLKOUT的占空比的。

请参阅图16，假设目标占空比为50%，延时单元120的延时值τ应该设为T/2。当输入信号CLKIN的占空比小于50%时，当输入信号CLKIN的占空比小于50%时，节点VC的延时信号的上升沿滞后于输出信号CLKOUT的下降沿，D触发器输出高电平。随着节点VD变为高电平，节点VA的直流电压随之升高，因此输出信号CLKOUT的占空比会增加。

请参阅图17，假设目标占空比为50%，延时单元120的延时值τ应该设为T/2。当输入信号CLKIN的占空比大于50%时，节点VC的延时信号的上升沿超前于输出信号CLKOUT的下降沿，D触发器输出低电平。随着节点VD变为低电平，节点VA的直流电压随之降低，因此输出信号CLKOUT的占空比会减小。

以得到精确的50%占空比的输出信号CLKOUT为例，延时单元120将输出信号CLKOUT的上升沿精确延迟T/2，其中T表示输出信号CLKOUT的周期，将节点VC的延时信号作为D触发器130的时钟脉冲信号。通过D触发器130对输出信号CLKOUT信号本身进行采样。

如果D触发器130的采样结果是逻辑0，则说明输出信号CLKOUT当前的占空比小于50%，也就说明输入信号CLKIN的占空比小于50%，节点VD输出高电平，节点VA电压也就是第一CMOS反相器的栅极直流偏置电压随之上升，使得输出信号CLKOUT的占空比增加，如图18所示。图18中，输入信号CLKIN为方波且占空比为43.6%，经过大约20μs后输出信号CLKOUT的占空比极其接近50%的目标值。

如果D触发器130的采样结果是逻辑1，则说明输出信号CLKOUT当前的占空比大于50%，也就说明输入信号CLKIN的占空比大于50%，节点VD输出低电平，节点VA电压也就是第一CMOS反相器的栅极直流偏置电压随之下降，使得输出信号CLKOUT的占空比下降，如图19所示。图19中，输入信号CLKIN为正弦波且占空比在58.25%至59.75%之间波动，经过大约6μs后输出信号CLKOUT的占空比极其接近50%的目标值。

最终，节点VD电压会在高电平与低电平之间来回切换，经过低通滤波器140后为反相器链110中的第一CMOS反相器提供合适的栅极直流偏置电压，使得输出信号CLKOUT的占空比维持在精确的50%。

本申请的时钟信号占空比校正电路100也可用于得到25%占空比的输出信号。此时应将延时单元120中的延时值τ设置为T/4，同时将NMOS管M2的宽长比取为PMOS管M1的宽长比的1/3或者更小，仿真结果如图20所示。图20中，输入信号CLKIN为正弦波且占空比在49.9725%至49.995%之间波动，经过一段时间后输出信号CLKOUT的占空比极其接近25%的目标值。

本申请的时钟信号占空比校正电路100也可用于得到33.33%占空比的输出信号。此时应将延时单元120中的延时值τ设置为T/3，同时将NMOS管M2的宽长比取为PMOS管M1的宽长比的1/2或者更小，仿真结果如图21所示。图21中，输入信号CLKIN为正弦波且占空比在49.986%至49.998%之间波动，经过一段时间后输出信号CLKOUT的占空比极其接近33.33%的目标值。

总结起来，当占空比目标值为k时，0＜k＜1，延时单元120的延时值τ应该设为k*T。NMOS管M2的宽长比与PMOS管M1的宽长比的比值与工艺相关，在确定的工艺下，k越小，该比值就越小。

在给定第一CMOS反相器尺寸（M1和M2的宽长比）的情况下，也就是给定NMOS管M2的宽长比与PMOS管M1的宽长比的情况下，所述时钟信号占空比校正电路的占空比调节范围随着输入信号CLKIN沿斜率变缓而增大。所述信号沿斜率就是信号上升沿或下降沿的斜率，表征信号在上升沿或者下升沿处的电压随时间变化快慢，即dv/dt，理想方波信号沿斜率为无穷大。假定输入信号CLKIN沿斜率为1Gv/s（10⁹ v/s）时，所述时钟信号占空比校正电路可以将输出信号CLKOUT的占空比调整到45%至55%之间。当输入信号CLKIN沿斜率为0.5Gv/s时，所述时钟信号占空比校正电路可以将输出信号CLKOUT的占空比调整到40%至60%之间。

考虑到所述时钟信号占空比校正电路的启动问题，通常要求输入信号CLKIN的峰峰摆幅比反相器链110中各晶体管的电源电压VDD高出VTH_max或者在电路启动阶段将节点VD的电平强制置为反相器链110中各晶体管的电源电压的一半即VDD/2。所述VTH_max为反相器链110中各晶体管的的阈值电压最大值。

优选地，第一CMOS反相器中的PMOS管M1和CMOS管M2采用具有高耐压的晶体管。这是由于节点VA处的电压摆幅比较大，这样可以提高所述时钟信号占空比校正电路的寿命和可靠性。比如，28nm的CMOS工艺中，高耐压的晶体管是指耐压值为1.5V或者1.8V；40nm的CMOS工艺中，高耐压的晶体管是指耐压值为1.8V或者2.5V。

图9至图15中，延时单元120可以有多种实现形式，例如采用图22所示的延迟锁相环（DLL, Delay Locked Loop）、图23所示的带有延时控制的延时链（Delay line）、图24所示的锁相环（PLL, Phase Locked Loop）等。

请参阅图22，延迟锁相环电路从输入端IN到输出端OUT依次连接有鉴频鉴相器（Phase and frequency detector，PFD）、电荷泵（charge pump，CP）和压控延时链（voltagecontrolled delay line，VCDL）。输入端IN还直接连接到压控延时链的输入端。压控延时链的输入端还通过电容C1接地。压控延时链的输出端还反馈回鉴频鉴相器的输入端。输出端OUT连线上的斜线表示总线（bus），即多根并行信号线。鉴频鉴相器检测输入端IN信号和输出端OUT信号的相位差，输出误差信号到电荷泵。电荷泵输出与检测到的相位差大小成正比的误差电流到电容C1。电容C1对误差电流积分得到控制电压，该电压用于控制压控延时链的延时，使得输入端IN信号与输出端OUT信号的相位差为零，即延迟锁相环进入锁定状态。

请参阅图23，带有延时控制的延时链电路从输入端IN到输出端OUT依次连接有多个缓冲器Ai，每个缓冲器Ai由偶数个反相器组成，每个缓冲器Ai的输出端均通过一个可变的负载电容C2i接地。数字控制字DCTRL用来调节各个可变电容C2i的电容值。输入信号通过输入端IN和输出端OUT之间的缓冲器时会有延时，该延时可以通过调整每个缓冲器输出端的负载电容的大小来调节，负载电容的调整通过数字控制字DCTRL来调节。生成不同的目标占空比信号需要不同的延时单元，该延时控制的延时链电路可以实现相应的延时功能。

请参阅图24，锁相环电路从输入端IN到输出端OUT依次连接有鉴频鉴相器、电荷泵和压控振荡器（voltage controlled oscillator，VCO）。压控振荡器的输入端还通过电容C1接地。压控振荡器的输入端还通过串联的电阻R2与电容C2接地。压控振荡器的输出端还通过分频器（Divider）反馈回鉴频鉴相器的输入端。鉴频鉴相器检测输入端IN信号和分频器的输出信号之间的相位差，输出误差信号到电荷泵。电荷泵输出与检测到的相位差大小成正比的误差电流到环路滤波器，所述环路滤波器由电阻R2、电容C2和电容C1组成。环路滤波器对误差电流积分得到控制电压，该电压用于控制压控振荡器的输出信号即输出端OUT信号的频率，也即控制输出端OUT信号的相位（相位是频率对时间的积分），输出端OUT信号的相位经分频器缩小N倍之后与输入端IN信号相位对齐，即锁相环进入锁定状态。

本申请提供的时钟信号占空比校正电路采用自适应环路控制第一CMOS反相器的直流偏置电压以达到校正输入信号占空比的目的，可以实现非常精确的输出信号占空比控制，精度可达±0.2%。并且该精度对输入时钟信号的频率、幅度以及上升沿、下降沿快慢的变化都不敏感，具有极其广泛的应用范围。本申请适用于需要特殊占空比时钟信号或者需要精确占空比时钟信号的电路系统。本申请可以简单地通过改变延时单元的延时值τ实现不同占空比的输出信号，如25%、33.33%占空比等。本申请可以应用在诸多需要恒定信号占空比的电路从而提升电路性能，例如将本申请提供的时钟信号占空比校正电路作为图1所示的两倍频电路的前置电路模块，使其输入信号A具有精确的50%的占空比，从而获得理想的两倍频输出信号C。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种精确校正时钟信号占空比的电路，其特征是，包括反相器链、延时单元、相位检测单元以及低通滤波器；

所述反相器链采用一个CMOS反相器、或者采用多个级联的CMOS反相器；输入信号进入反相器链的输入端，通过反相器链中的第一CMOS反相器的栅极偏置电压的变化来调整输入信号的占空比，反相器链输出经过占空比校正的输出信号；

输出信号经过延时单元得到延时信号；

输出信号和延时信号一起作为相位检测单元的输入，相位检测单元输出表征输出信号的占空比是否达到目标值的指示信号；

指示信号经过低通滤波器滤除掉高频分量后，剩余的低频和直流分量作为反相器链中的第一CMOS反相器的栅极直流偏置电压。

2.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；第一CMOS反相器的输入端作为反相器链的唯一输入端，最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的唯一输入端。

3.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成；第一CMOS反相器中，PMOS管一和NMOS管一的栅极相互独立，PMOS管一的栅极作为反相器链的第一输入端，NMOS管一的栅极作为反相器链的第二输入端；其余CMOS反相器中，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端；每一个CMOS反相器中，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号以直流形式连接到反相器链的第一输入端。

4.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成；第一CMOS反相器中，PMOS管一和NMOS管一的栅极相互独立，NMOS管一的栅极作为反相器链的唯一输入端；其余CMOS反相器中，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端；每一个CMOS反相器中，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的唯一输入端；PMOS管五与电流镜串联在电源电压和地之间；PMOS管五的栅极与漏极相连，同时与PMOS管一的栅极相连；PMOS管五与PMOS管一组成了电流镜为NMOS管一提供电流偏置。

5.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述反相器链中，每一个CMOS反相器均由PMOS管和NMOS管串联在电源电压和地之间构成，PMOS管和NMOS管的栅极相连作为该CMOS反相器的输入端，PMOS管和NMOS管的漏极相连作为该CMOS反相器的输出端；PMOS管五连接在电源电压与第一CMOS反相器之间，PMOS管五工作时候等效为一个压控电阻；PMOS管五的栅极作为反相器链的第一输入端，第一CMOS反相器的输入端作为反相器链的第二输入端；最后一个CMOS反相器的输出端作为反相器链的输出端；输入信号通过电容以交流耦合形式连接到反相器链的第二输入端；一个电阻连接在第一CMOS反相器的输入端和输出端之间，该电阻为第一CMOS反相器的栅极提供直流偏置电压。

6.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，当占空比目标值为k时，0＜k＜1，所述延时单元的延时值设为k*T，其中T表示输出信号的周期。

7.根据权利要求6所述的精确校正时钟信号占空比的电路，其特征是，所述相位检测单元用来检测输出信号当前下降沿与理想下降沿之间的相位差；所述理想下降沿是指紧临输出信号当前下降沿之前的那个上升沿经过k*T延时后得到的上升沿的反相信号。

8.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述相位检测单元采用D触发器；D触发器包括时钟脉冲信号输入端、数据输入端、数据输出端、数据反相输出端；输出信号接入D触发器的数据输入端，延时信号接入D触发器的时钟脉冲信号输入端，D触发器的触发方式是在时钟脉冲信号的上升沿触发。

9.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述相位检测单元采用D触发器；D触发器包括时钟脉冲信号输入端、数据输入端、数据输出端、数据反相输出端；输出信号接入D触发器的时钟脉冲信号输入端，延时信号接入D触发器的数据输入端，D触发器的触发方式是在时钟脉冲信号的下降沿触发。

10.根据权利要求8或9所述的精确校正时钟信号占空比的电路，其特征是，当反相器链中包含的CMOS反相器的数量为偶数时，D触发器的数据反相输出端作为相位检测单元的输出端；当反相器链中包含的CMOS反相器的数量为奇数时，D触发器的数据输出端作为相位检测单元的输出端。

11.根据权利要求2所述的精确校正时钟信号占空比的电路，其特征是，所述低通滤波器包括电阻一和电容一；相位检测单元的输出端通过电阻一连接到反相器链的唯一输入端，为反相器链中的第一CMOS反相器提供栅极直流偏置电压；电容一将输入信号接入反相器链的唯一输入端。

12.根据权利要求3所述的精确校正时钟信号占空比的电路，其特征是，所述低通滤波器包括电阻一和电容一；相位检测单元的输出端通过电阻一连接到反相器链的第二输入端，为反相器链中的第一CMOS反相器中的NMOS管一提供栅极直流偏置电压，电容一接地。

13.根据权利要求4所述的精确校正时钟信号占空比的电路，其特征是，所述低通滤波器包括电阻二和电容二；相位检测单元的输出端通过电阻二连接到反相器链的第一输入端，为反相器链中的第一CMOS反相器中的NMOS管一提供栅极直流偏置电压；电容二将输入信号接入反相器链的唯一输入端。

14.根据权利要求5所述的精确校正时钟信号占空比的电路，其特征是，所述低通滤波器包括电阻二和电容二；相位检测单元的输出端通过电阻二连接到反相器链的第一输入端，为反相器链中PMOS管五提供栅极直流偏置电压，电容二接电源电压。

15.根据权利要求5所述的精确校正时钟信号占空比的电路，其特征是，所述低通滤波器包括运算放大器、电阻二和电容二；相位检测单元的输出端通过电阻二连接到运算放大器的反相输入端，偏置电压连接到运算放大器的正相输入端，运算放大器的输出端连接到反相器链的第一输入端，为反相器链中PMOS管五提供栅极直流偏置电压，电容二连接运算放大器的反相输入端与输出端。

16.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，当给定第一CMOS反相器尺寸，所述时钟信号占空比校正电路的占空比调节范围随着输入信号上升沿或下降沿斜率变缓而增大。

17.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，输入信号的峰峰摆幅比反相器链中各晶体管的电源电压高出VTH_max或者在电路启动阶段将相位检测单元的输出电平强制置为反相器链中各晶体管的电源电压的一半；所述VTH_max为反相器链中各晶体管的的阈值电压最大值。

18.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述第一CMOS反相器中的PMOS管和NMOS管采用具有高耐压的晶体管。

19.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述延时单元采用延迟锁相环电路；所述延迟锁相环电路从输入端到输出端依次连接有鉴频鉴相器、电荷泵和压控延时链；输入端还直接连接到压控延时链的输入端；压控延时链的输入端还通过电容接地；压控延时链的输出端还反馈回鉴频鉴相器的输入端。

20.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述延时单元采用带有延时控制的延时链电路；所述带有延时控制的延时链电路从输入端到输出端依次连接有多个放大器，每个放大器的输出端均通过一个可变电容接地；数字控制字用来调节各个可变电容的电容值。

21.根据权利要求1所述的精确校正时钟信号占空比的电路，其特征是，所述延时单元采用锁相环电路；所述锁相环电路从输入端到输出端依次连接有鉴频鉴相器、电荷泵和压控振荡器；压控振荡器的输入端还通过电容接地；压控振荡器的输入端还通过串联的电阻与电容接地；压控振荡器的输出端还通过分频器反馈回鉴频鉴相器的输入端。