CN103620961A - 用于校正占空比的装置 - Google Patents
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- 238000012937 correction Methods 0.000 title abstract description 17
- 230000001915 proofreading effect Effects 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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Abstract
本发明公开了一种用于校正占空比的装置。本发明的装置调整输入信号的信号宽度,均衡输入信号的宽度,将输入信号反相,均衡反相信号的宽度,比较均衡后的信号,以及输出两个经比较的均衡后的信号之间的差。
Description
技术领域
按照本发明的示例性实施例的教导一般地涉及一种用于校正占空比(duty cycle)的装置。
背景技术
一般地,用于校正占空比的装置是广泛地用作数字系统中的校正电路、电源电路中使用的开关调节器或者信号同步系统中的延迟同步环路的电路,并且用来通过经由内部或外部时钟信号的占空比的校正发送精确的数据来减少误差率。
换而言之,由路径延迟或者反射路径生成的占空系数(duty ratio)的变化在数字系统中按50%来校正,以使得系统的采样信号能够精确地检测数据。在电源电路中使用的开关调节器起到通过调整开关的精确的占空系数来提高性能的作用。进一步,精确地调整和同步接收的信号数据的占空系数以提高延迟同步环路中的接收灵敏度。
但是,因为在传统的占空比校正装置中安装脉冲发生器的必要性,所以出现缺点,例如,其中需要复杂电路以用于维持精确的脉冲宽度,并且校正占空比的范围受限。另一缺点是,在传统的占空比校正装置中使用的延迟器具有本征延迟误差,其进一步导致不精确的占空系数的生成。
发明内容
技术问题
相应地,牢记在现有技术中出现的以上缺点或者问题,已经做出本发明,并且本发明的目的是提供一种用于校正占空比的装置(此后称作占空比校正装置,简称装置),其配置成最小化由于不使用脉冲发生器或延迟器而引起的本征误差。
本发明的另一目的是提供一种用于校正占空比的装置,其配置成通过设计对工艺变化和温度变化不敏感的系统来最小化由于输入信号的占空系数的变化而导致的系统性能的降级。
技术方案
本发明的目的是全部或部分地解决以上问题和/或缺点中的至少一个或多个并且至少提供此后描述的优点。为了全部或部分地达到至少以上目的,并且如所体现和宽泛地描述的按照本发明的目的,以及在本发明的一个总体方案,提供了一种用于校正占空比的装置(此后称作占空比校正装置,简称装置),该装置配置成校正输入信号的占空系数,该装置包括:调整部,其配置成调整输入信号的信号宽度;第一均衡单元,其配置成均衡调整部的输出信号的宽度;反相器,其配置成将调整部的输出信号反相;第二均衡单元,其配置成均衡反相器的输出信号的宽度;以及比较器,其配置成比较第一均衡单元和第二均衡单元的输出信号,以及输出第一均衡单元的输出信号和第二均衡单元的输出信号之间的差。
在本发明的某示例中,调整部可以配置成使用比较器的输出来调整输入信号的宽度。
在本发明的某示例中,装置可以进一步包括选择器,所述选择器配置成选择第一均衡单元的输出信号和第二均衡单元的输出信号的比率,以允许比较器响应于该比率而输出差。
在本发明的某示例中,装置可以进一步包括第一缓冲器,所述第一缓冲器配置成临时存储调整部的输出以及将调整部的所述输出输出到第一均衡单元。
在本发明的某示例中,反相器可以配置成将第一缓冲器的输出反相。
在本发明的某示例中,装置可以进一步包括第二缓冲器,第二缓冲器配置成临时存储和输出第一缓冲器的输出。
在本发明的某示例中,当调整部的输出的占空系数与反相器的输出的占空系数匹配时,将比较器的输出输入到调整部,直到比较器的输出基本上变为零。
在本发明的某示例中,调整部包括:控制器,其配置成响应于比较器的输出而控制输入信号的宽度;以及第一开关,其配置成接通或关断控制器的操作。
在本发明的某示例中,第一均衡单元和第二均衡单元中的每一个都包括:电流源,其配置成提供电流;第二开关,其配置成响应于输入电压的高电平和低电平而切换从电流源提供的电流;以及LPF(低通滤波器),其配置成响应于第二开关的切换而使用电流源的电流来均衡输入的电压的宽度,以及配置成输出均衡后的宽度。
在本发明的某示例中,LPF可以包括电容器。
有益效果
根据本发明的用于校正占空比的装置具有以下有益效果:由于不使用传统上用在占空比校正装置中的脉冲发生器,所以能够使系统小型化并且能够降低功耗。
另一有益效果在于,不使用产生本征延迟误差的延迟器从而大幅提高精度。
附图说明
通过考虑结合所附附图的以下具体描述,能够容易地理解本发明的教导,其中:
图1是说明根据现有技术的用于校正占空比的装置的配置的方框图;
图2是说明在图1的每个节点处的信号周期的示意图;
图3是说明根据本发明的用于校正占空比的装置的配置的方框图;
图4a是根据本发明的示例性实施例的图3的占空调整器的具体视图;
图4b是根据本发明的示例性实施例的说明图4a的实际实现的电路图;
图5a是根据本发明的另一示例性实施例的图3的占空调整器的具体视图;
图5b是根据本发明的示例性实施例的说明图5a的实际实现的电路图;
图6和7是根据本发明的示例性实施例的图3的平均值检测器的具体配置图;
图8是根据本发明的示例性实施例的图6和7的平均值检测器的输入波形;以及
图9是根据本发明的第二示例性实施例的说明用于校正占空比的装置的配置的方框图。
具体实施方式
以下描述不意图将本发明限制到这里公开的形式。由此,变化和修正与以下教导相称,以及相关技术的技能和知识在本发明的范围内。这里描述的实施例进一步意图解释实践本发明的已知模式并且意图使得本领域其他技术人员能够在这样的、或者其他实施例中利用本发明以及以本发明的特别的(多个)应用或(多个)用途所需要的各种修正来利用本发明。
将理解到,当在本说明书中使用时,术语“包含(includes)”和/或“包含(including)”规定了记载的特征、区域、整体、步骤、操作、元件、和/或组件的存在,但是不排除一个或更多个其他特征、区域、整体、步骤、操作、元件、组件、和/或其中的组的存在或添加。换而言之,在具体说明书和/或权利要求书中使用术语“包含(including)”、“包含(includes)”、“具有(having)”、“具有(has)”、“具有(with)”、或其变形,以代表以类似于术语“包括(comprising)”的方式的非详尽包含。
进一步,“示例”仅仅意图标识实例,而非最佳的。还意识到,为了简化目的和易化理解,这里描述的特征、层和/或元件以特定的尺寸和/或相对于彼此的取向来说明,并且意识到实际尺寸和/或取向可以实质上不同于所描述的。换而言之,为清楚起见,在附图中,可以放大或缩小层、区域、和/或其他元件的大小和相对大小。在通篇中同样的标记指代同样的元件并且将省略彼此相同的解释。诸如“此后”、“然后”、“接下来”、“因此”等的词语不意图限制工艺的顺序;这些词仅仅用于通过方法的描述引导读者。
将理解到,当将元件称作“连接”或者“耦合”到另一元件时,其能够直接地连接到或者耦合到其他元件或者可以存在中间元件。相反,当将元件称作“直接连接”或者“直接耦合”到另一元件时,不存在中间元件。如这里所使用的,单数形式“一(a)”、“一个(an)”以及“该(the)”意图也包括复数形式,除非上下文清楚地指示其他情形。
此后,参考所附附图,将首先描述根据现有技术的用于校正占空比的装置,并且稍后将描述根据本发明的用于校正占空比的装置。
图1是说明根据现有技术的用于校正占空比的装置(此后称作占空比校正装置,或者简称装置)的配置的方框图,以及图2是说明图1的每个节点处的信号周期的示意图。
参见图1和2,根据现有技术的装置可以包括脉冲发生器(100)、半周期时间延迟器(110)、匹配延迟器(120)以及SR(置位复位)锁存器(130)。再次参见图1和2,脉冲发生器(100)在与具有不精确的占空系数的输入信号CK_in相关的CK_in的上升沿生成脉冲。
半周期时间延迟器(110)在脉冲发生器(100)的半周期延迟时间内生成反相信号。匹配延迟器(120)校正由半周期时间延迟器(110)的本征延迟生成的误差,以生成与脉冲发生器(100)相关的反相信号。SR锁存器(130)在半周期时间延迟器(110)和匹配延迟器(120)的输出信号的上升和下降时刻重复上升和下降,并且输出相对于具有不精确占空系数的信号CK_in具有精确占空系数的输出信号CK_out。
正如之前提及的,根据现有技术的占空比校正装置需要脉冲发生器(100)从而不利地复杂化用于维持精确脉冲宽度的电路。另一缺点是当输入信号CK_in的占空系数低时,脉冲发生器(100)的宽度变得不精确,并且占空系数的误差及时变化以限制能够校正占空比的范围。再一个缺点是根据现有技术的占空比校正装置使得具有诸如半周期时间延迟器(110)或者匹配延迟器(120)的延迟器具有本征延迟误差,并且误差使得占空系数更加不精确。
为了解决现有技术中的上述问题,本发明在设计占空比校正装置时省去了脉冲发生器并且还省去了用于最小化由延迟器生成的本征延迟误差的延迟器。将本发明设计成对工艺变化和温度变化不敏感,并且本发明最小化由输入信号的占空系数的变化导致的系统的性能降级。进一步,最小化功耗以允许将根据本发明的占空比校正装置应用到各种领域。此后,将具体描述根据本发明的占空比校正装置。
图3是说明根据本发明的用于校正占空比的装置的配置的方框图。
参见图3,装置可以包括占空调整器(10)、第一缓冲器(20)、第二缓冲器(30)、反相器(40)、第一平均值检测器(50)、第二平均值检测器(60)以及比较器(70)。
当具有不精确占空系数的输入信号CK输入时,占空调整器(10)响应于由比较器(70)检测到的输出信号Verr的大小而调整信号宽度。
第一缓冲器(20)临时存储占空调整器(10)的输出,并且接着输出该输出,并且第二缓冲器(30)临时存储第一缓冲器(2)的输出并且接着输出第一缓冲器(20)的输出。可以将第二缓冲器(30)的输出用作用于校验占空调整器(10)的输出的信号。第一平均值检测器(50)均衡占空调整器(10)的输出VCA的宽度。反相器(40)通过将第一缓冲器(20)的输出反相来输出VCB。第二平均值检测器(60)均衡反相器(40)的输出VCB的宽度。由比较器(70)依次比较第一和第二平均值检测器(50,60)的输出VoutA和VoutB,其中,将经比较的输出提供给占空调整器(10)。
现在,将通过信号流来解释以上过程。当将具有不精确的占空系数的输入信号CK输入到占空调整器(10)时,响应于由比较器(70)检测到的输出Verr的大小而调整输入信号的宽度,其中的输出VCA由第一平均值检测器(50)来均衡,以及由反相器(40)反相的信号VCB由第二平均值检测器(60)来均衡,并且由比较器(70)来再次比较。
重复上述处理,直到在50%占空系数的系统中由比较器(70)检测到的输出信号Verr变为零,其中VCA的占空系数和VCB的占空系数完全匹配。即使不使用脉冲发生器或者延迟器,根据本发明的装置也能够通过这一处理来精确地调整占空系数。
图4a和图5a分别是根据本发明的示例性实施例的图3的占空调整器的具体示图,以及图4b和图5b分别是说明根据本发明的示例性实施例的图4a和图5a的实际实现的电路图。
参见图4a和5a,根据本发明的示例性实施例的装置的占空调整器(10)可以包括开关(SW,11),其配置成接通/关断控制器(12)的操作;以及控制器(12),其配置成调整电压或者电流。图4a和5a在配置上相同但是说明了其中布置不同的示例。
控制器(12)响应于比较器(70)的输出Verr而调整输入信号CK的宽度。
尽管图4a的实际实现和图5a的实际实现与图4b和图5b的相同,但是,在本发明的示例性实施例中,晶体管Mp用作开关(11)并且晶体管Mn用作控制器(12)。
图6和图7是根据本发明的示例性实施例的图3的平均值检测器的具体配置图,其中,还可以使用图3的第一和第二平均值检测器(50,60)。为了方便起见,尽管将使用第一平均值检测器(50)来提供解释,但是,应当注意到,没有从本发明的解释中排除掉第二平均值检测器(60)。
参见图6和7,根据本发明的示例性实施例的装置中的第一平均值检测器(50)可以包括电流源(51)、LPF(低通滤波器,52)和开关(53)。尽管图6和7在配置上相同,但是,图6和7说明了其中布置不同的示例性实施例。
发明方式
图8是根据本发明的示例性实施例的图6和图7的第一平均值检测器(50)的输入波形,其中开关(53)重复接通和关断,与输出信号VCA或者输出信号VCB的宽度一样多。
在第一平均值检测器(50)中,当接通开关(53)时实现充电,以及当关断开关(53)时实现放电。图7示出了图6的相反的情形。
图6和图7的LPF(52)通过均衡宽度来输出VCA的宽度或者VCB的宽度,接着将其发送到比较器(70),其中比较器(70)发送VCA和VCB的差到占空调整器(10)。重复执行这一处理,直到比较器(70)的输出变为零以生成稳定的占空系数,已经提供了对其解释。
换而言之,当图6中VCA为高时,接通开关(53),电流源(51)的电流流到地(GND),并且LPF(52)的内部电容器的电荷放电。可选地,当VCA为低时,关断开关(53),并且在OFF时间期间,电流源(51)的电流I将如Q=C x Vout A一样多的电荷Q充电到LPF(52)的内部电容器,其中C是LPF(52)的内部电容器的电容,其可以表示为Q=I x Toff。因而,VoutA=(I x Toff/C)。在图7的配置中,接通/关断操作与图6相反,并且可以表示为Vout B=(I x Ton/C)。在具有50%占空系数的系统中,Vout A=Vout B。
图9是说明根据本发明的第二示例性实施例的用于校正占空比的装置的配置的方框图。
参见图9,根据本发明的装置可以包括占空调整器(10)、第一缓冲器(20)、第二缓冲器(30)、反相器(40)、第一平均值检测器(50)、第二平均值检测器(60)、比较器(70)以及占空系数选择器(80)。
除了在图3的本发明的第一示例性实施例中配置的那些,根据本发明的第二示例性实施例的装置进一步包括占空系数选择器(80),并且其他组成元件的解释与图3中解释的那些相同,使得不需要进一步的详述。
通过选择为比较器(70)的输入的VCA和VCB的比率,占空系数选择器(80)允许比较器(70)基于相关比率来输出,由此能够实现各种占空系数的系统,并且能够设计出具有精确占空比的装置。
提供本发明的之前的描述以使得任意本领域技术人员能够实施或者使用本发明。对本发明的各种修正对那些本领域技术人员将是显而易见的,并且这里定义的一般原理可以应用到其他变型例中,而不脱离本发明的精神或者范围。因而,本发明不意图限制这里描述的示例,而是获得与这里描述的原理和新颖特征一致的最宽范围。
工业应用性
根据本发明的用于校正占空比的装置具有工业应用性,其中,由于不使用传统上在占空比校正装置中使用的脉冲发生器,能够使系统小型化并且能够降低功耗。
另一工业应用性在于,不使用生成本征延迟误差的延迟器以极大地提高精确度,由此本发明能够用于数字和模拟系统、电源电路、同步电路、需要高集成度和低功耗的传感器、RFID和标签。
Claims (10)
1.一种用于校正占空比的装置,所述装置配置成校正输入信号的占空系数,所述装置包括:
调整部,其配置成调整所述输入信号的信号宽度;
第一均衡单元,其配置成均衡所述调整部的输出信号的宽度;
反相器,其配置成将所述调整部的所述输出信号反相;
第二均衡单元,其配置成均衡所述反相器的输出信号的宽度;
比较器,其配置成比较所述第一均衡单元和第二均衡单元的输出信号,以及输出所述第一均衡单元的输出信号和第二均衡单元的输出信号之间的差。
2.如权利要求1所述的装置,其中所述调整部配置成使用所述比较器的输出来调整所述输入信号的宽度。
3.如权利要求1所述的装置,进一步包括:
选择器,其配置成选择所述第一均衡单元的输出信号和第二均衡单元的输出信号的比率以允许所述比较器响应于所述比率而输出所述差。
4.如权利要求1所述的装置,进一步包括:
第一缓冲器,其配置成临时存储所述调整部的输出以及将所述调整部的所述输出输出到所述第一均衡单元。
5.如权利要求4所述的装置,其中所述反相器配置成将第一缓冲器的输出反相。
6.如权利要求4所述的装置,进一步包括:
第二缓冲器,其配置成临时存储且输出所述第一缓冲器的输出。
7.如权利要求2所述的装置,其中当所述调整部的输出的占空系数与所述反相器的输出的占空系数匹配时,所述比较器的输出被输入到所述调整部,直到所述比较器的输出基本上变为零。
8.如权利要求2所述的装置,其中所述调整部包括:
控制器,其配置成响应于所述比较器的输出而控制输入信号的宽度,以及
第一开关,其配置成接通或者关断所述控制器的操作。
9.如权利要求2所述的装置,其中所述第一均衡单元和第二均衡单元中的每个都包括:
电流源,其配置成提供电流;
第二开关,其配置成响应于输入电压的高电平和低电平而切换从所述电流源提供的电流,以及
LPF(低通滤波器),其配置成响应于所述第二开关的切换而使用所述电流源的电流来均衡输入的电压的宽度以及配置成输出均衡后的宽度。
10.如权利要求9所述的装置,其中所述LPF包括电容器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110061881A KR101309465B1 (ko) | 2011-06-24 | 2011-06-24 | 듀티 사이클 보정장치 |
KR10-2011-0061881 | 2011-06-24 | ||
PCT/KR2012/004999 WO2012177101A2 (ko) | 2011-06-24 | 2012-06-25 | 듀티 사이클 보정장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103620961A true CN103620961A (zh) | 2014-03-05 |
Family
ID=47423123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280031276.5A Pending CN103620961A (zh) | 2011-06-24 | 2012-06-25 | 用于校正占空比的装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20140125391A1 (zh) |
KR (1) | KR101309465B1 (zh) |
CN (1) | CN103620961A (zh) |
WO (1) | WO2012177101A2 (zh) |
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- 2012-06-25 CN CN201280031276.5A patent/CN103620961A/zh active Pending
- 2012-06-25 WO PCT/KR2012/004999 patent/WO2012177101A2/ko active Application Filing
- 2012-06-25 US US14/127,876 patent/US20140125391A1/en not_active Abandoned
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WO2012177101A2 (ko) | 2012-12-27 |
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PB01 | Publication | ||
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