CN112636748A - 扩频时钟电路及通信芯片 - Google Patents

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Abstract

一种扩频时钟电路及通信芯片，主环路鉴相器当接收输入时钟信号时，检测输入时钟信号和第一时钟信号之间的第一相位差，并根据第一相位差生成第一控制信号；第一主环路电荷泵根据第一控制信号充放电以输出第一控制电压；调制电路根据输出时钟信号和接收的扩频信号输出反馈电流；主环路滤波器对第一控制电压进行滤波，并根据反馈电流对第一控制电压进行调制以生成调制电压；压控振荡器输出频率与调制电压的电压模拟量成正比的输出时钟信号；主环路反馈分频器对输出时钟信号进行分频以输出所述第一时钟信号；避免了调制电压受外界因素干扰，提高了输出时钟信号的稳定性。

Description

扩频时钟电路及通信芯片
技术领域
本申请属于集成电路领域，尤其涉及一种扩频时钟电路及通信芯片。
背景技术
锁相环具有工作频率范围广和时钟抖动低等优点，锁相环技术已经被广泛应用在各个芯片电路系统中，给系统提供稳定的工作时钟。随着电子元器件和电路板越来越小型化，系统在工作过程中向周围元器件或者电路辐射的能量所带来的影响也变得越来越大，快速翻转及固定频率的时钟带来了非常大的能量泄露，其电磁辐射给外部电路带来了干扰。
为了降低电磁干扰，在传统的锁相环中，通过电荷注入的方法，在压控振荡器的压控电压点处注入一定频率的调制信号，可对频率进行调制，从而降低电磁干扰现象。然而直接在压控振荡器的压控电压点处注入一定频率的调制信号，由于调制信号易受外界因素的干扰，从而导致输出时钟信号稳定性差。
发明内容
本申请的目的在于提供一种扩频时钟电路及通信芯片，旨在解决传统的扩频时钟电路的输出时钟信号稳定性差问题。
本申请实施例的提供了一种扩频时钟电路，包括主环路电路、调制电路以及主环路滤波器；
所述调制电路配置为根据输出时钟信号和接收到的扩频信号，以输出反馈电流；
所述主环路滤波器与所述调制电路连接，配置为对第一控制电压进行滤波，并根据所述反馈电流对所述第一控制电压进行调制以生成调制电压；其中，所述主环路电路包括：
主环路鉴相器，配置为当接收输入时钟信号时，检测所述输入时钟信号和第一时钟信号之间的第一相位差，并根据所述第一相位差生成第一控制信号；
第一主环路电荷泵，与所述主环路鉴相器和所述主环路滤波器连接，配置为根据所述第一控制信号进行充放电，并输出所述第一控制电压；
压控振荡器，与所述主环路滤波器及所述调制电路连接，配置为输出频率与所述调制电压的电压模拟量成正比的所述输出时钟信号；
主环路反馈分频器，与所述压控振荡器和所述主环路鉴相器连接，配置为对所述输出时钟信号进行分频以输出所述第一时钟信号。
在其中一个实施例中，所述调制电路包括：
第一分频器，与所述主环路鉴相器连接，配置为对所述输入时钟信号进行分频以输出复位时钟信号、参考时钟信号以及调制时钟信号；
第二分频器，与所述第一分频器及所述压控振荡器连接，配置为当接收到复位时钟信号时进行复位，并根据接收的所述扩频信号设置计数周期，且在所述输出时钟信号按照所述计数周期计满后输出脉冲以生成第二时钟信号；
鉴频器，与所述第一分频器及所述第二分频器连接，配置为检测所述参考时钟信号和所述第二时钟信号之间的第二相位差，并根据所述第二相位差输出第二控制信号；
第一电荷泵，与所述鉴频器连接，配置为根据所述第二控制信号进行充放电以生成脉冲控制电流；
电流转换电路，与所述第一电荷泵连接，配置为将所述脉冲控制电流转换为直流控制电流；
第二电荷泵，与所述第一分频器、所述电流转换电路以及主环路滤波器连接，配置为根据调制时钟信号的频率以所述直流控制电流进行充放电，并输出所述反馈电流。
在其中一个实施例中，所述电流转换电路包括：
储能组件，与所述第一电荷泵连接，配置为根据所述脉冲控制电流进行储能，并生成直流控制电压；
电压电流转换组件，与所述储能组件和所述第二电荷泵连接，配置为将所述直流控制电压转换为所述直流控制电流。
在其中一个实施例中，所述储能组件包括第一电容；
所述第一电容的第一端连接所述储能组件的脉冲控制电流输入端和所述储能组件的直流控制电压的输出端，所述第一电容的第二端与电源地连接。
在其中一个实施例中，所述鉴频器包括：
第一频率阻断组件，与所述第一分频器连接，配置为在所述复位时钟信号的一个周期内仅转接所述参考时钟信号的第一个脉冲；
第二频率阻断组件，与所述第一分频器和所述第二分频器连接，配置为在所述复位时钟信号的一个周期内仅转接所述第二时钟信号的第一个脉冲；
频率检测组件，与所述第一频率阻断组件、所述第二频率阻断组件以及所述第一电荷泵连接，配置为检测所述复位时钟信号的一个周期内所述参考时钟信号的第一个脉冲和所述第二时钟信号的第一个脉冲的第三相位差，并根据所述第三相位差输出所述第二控制信号。
在其中一个实施例中，所述第一频率阻断组件和第二频率阻断组件均包括频率阻断模块，所述频率阻断模块包括第一D触发器、第二D触发器以及第一与非门；
所述第一D触发器的时钟端连接所述频率阻断模块的复位时钟信号输入端，所述第一D 触发器的复位端与所述第二D触发器的输出端连接，所述第一D触发器的数据输入端与第一电源连接，所述第一D触发器的输出端与所述第二D触发器的复位端和所述第一与非门的第一输入端连接，所述第一与非门的第二输入端连接所述频率阻断模块的参考时钟信号输入端或所述频率阻断模块的第二时钟信号输入端，所述第二D触发器的数据输入端与电源地连接，所述第一与非门的输出端和所述第二D触发器的时钟端共同连接所述频率阻断模块的输出端。
在其中一个实施例中，所述频率检测组件包括第三D触发器、第四D触发器、第二与非门以及第一反相器；
所述第三D触发器的时钟端连接所述频率检测组件的参考时钟信号的第一个脉冲输入端，所述第三D触发器的复位端与所述第四D触发器的复位端和所述第二与非门的输出端连接，所述第三D触发器的数据输入端和所述第四D触发器U5的数据输入端共接于第二电源，所述第四D触发器的时钟端连接所述频率检测组件的第二时钟信号的第一个脉冲输入端，所述第三D触发器的输出端与所述第一反相器的输入端和所述第二与非门的第一输入端连接，所述第一反相器的输出端、所述第四D触发器的输出端以及所述第二与非门的第二输入端共同连接所述频率检测组件的第二控制信号输出端。
在其中一个实施例中，所述第一分频器还配置为对所述输入时钟信号进行分频以输出调节时钟信号；
所述调制电路还包括：
电流分段控制电路，与所述电流转换电路和所述第二电荷泵连接，配置为根据调节时钟信号对直流控制电流进行分段控制；
所述第二电荷泵具体配置为根据调制时钟信号的频率以分段控制后的所述直流控制电流进行充放电，并输出所述反馈电流。
在其中一个实施例中，所述电流分段控制电路包括第十六场效应管、第十七场效应管、第十八场效应管、第十九场效应管、第二十场效应管以及第二十一场效应管；
所述第二十场效应管的漏极、所述第二十场效应管的栅极以及所述第二十一场效应管的栅极共同连接至所述电流分段控制电路的直流控制电流输入端，所述第二十一场效应管的漏极与所述第十六场效应管的源极、所述第十六场效应管的栅极、所述第十七场效应管的栅极以及所述第十八场效应管的栅极连接，所述第十七场效应管的源极与所述第十九场效应管的漏极连接，所述第十九场效应管的栅极连接至所述电流分段控制电路的调节时钟信号输入端，所述第十九场效应管的源极和所述第十八场效应管的源极共同构成所述电流分段控制电路的分段控制后的直流控制电流输出端，所述第十六场效应管的漏极、所述第十七场效应管的漏极以及所述第十八场效应管的漏极共接于第五电源。
本发明实施例还提供一种通信芯片，包括如上述的扩频时钟电路。
本发明实施例与现有技术相比存在的有益效果是：由于根据输出时钟信号和扩频信号生成的反馈电流在主环路滤波器中对所述第一控制电压进行调制以生成调制电压，并且压控振荡器输出频率与该调制电压的电压模拟量成正比的输出时钟信号，避免了调制电压受外界因素干扰，提高了输出时钟信号的稳定性。
附图说明
为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例提供的扩频时钟电路的一种结构示意图；
图2为本申请一实施例提供的扩频时钟电路中调制电路的一种结构示意图；
图3为本申请一实施例提供的扩频时钟电路中调制电路的另一种结构示意图；
图4为本申请一实施例提供的扩频时钟电路中电流转换电路的一种结构示意图；
图5为本申请一实施例提供的扩频时钟电路中鉴频器的一种结构示意图；
图6为本申请一实施例提供的扩频时钟电路的另一种结构示意图；
图7为本申请一实施例提供的扩频时钟电路中压控振荡器的一种结构示意图；
图8为本申请一实施例提供的扩频时钟电路的另一种结构示意图；
图9本申请一实施例提供的扩频时钟电路的一种部分示例电路原理图；
图10本申请一实施例提供的扩频时钟电路中第二分频器的一种结构示意图；
图11本申请一实施例提供的扩频时钟电路中4/5双模预定标器的一种示例电路原理图；
图12本申请一实施例提供的扩频时钟电路中O分频器的一种示例电路原理图；
图13本申请一实施例提供的扩频时钟电路中F分频器的一种示例电路原理图；
图14本申请一实施例提供的扩频时钟电路中频率阻断模块工作时的波形图；
图15本申请一实施例提供的扩频时钟电路中鉴频器工作时的波形图；
图16本申请一实施例提供的扩频时钟电路中电流分段控制电路工作时的波形图；
图17本申请一实施例提供的开启非线性调制时输出时钟信号频率示意图；
图18本申请一实施例提供的关闭非线性调制时输出时钟信号频率示意图；
图19本申请一实施例提供的扩频时钟电路中跨导控制组件的一种示例电路原理图；
图20本申请一实施例提供的扩频时钟电路中环形振荡组件的一种示例电路原理图；
图21本申请一实施例提供的关闭非线性调制时调制深度不足时电荷注入环路调节过程的示意图；
图22本申请一实施例提供的关闭非线性调制时调制深度超标时电荷注入环路调节过程的示意图；
图23本申请一实施例提供的开启非线性调制时调制深度稳定时的波形图的示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本申请较佳实施例提供的扩频时钟电路的结构示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
上述扩频时钟电路包括主环路电路10、调制电路13以及主环路滤波器14。
调制电路13配置为根据输出时钟信号和接收的扩频信号输出反馈电流.
主环路滤波器14与和调制电路13连接，配置为对第一控制电压进行滤波，并根据反馈电流对第一控制电压进行调制以生成调制电压。
其中，主环路电路10包括主环路鉴相器11、第一主环路电荷泵12、压控振荡器15以及主环路反馈分频器16。
主环路鉴相器11，配置为当接收输入时钟信号时，检测输入时钟信号和第一时钟信号之间的第一相位差，并根据第一相位差生成第一控制信号。
第一主环路电荷泵12，与主环路鉴相器11和主环路滤波器14连接，配置为根据第一控制信号进行充放电，并输出第一控制电压。
压控振荡器15，与主环路滤波器14和调制电路13连接，配置为输出频率与调制电压的电压模拟量成正比的输出时钟信号。
主环路反馈分频器16，与压控振荡器15和主环路鉴相器11连接，配置为对输出时钟信号进行分频以输出第一时钟信号。
主环路反馈分频器16具体配置为根据接收的第一数字控制信号对输出时钟信号进行分频以输出第一时钟信号。
如图2所示，调制电路13包括第一分频器131、第二分频器132、鉴频器133、第一电荷泵134、电流转换电路135以及第二电荷泵136。
第一分频器131，与主环路鉴相器11连接，配置为对输入时钟信号进行分频以输出复位时钟信号、参考时钟信号以及调制时钟信号；
第二分频器132，与第一分频器131及压控振荡器15连接，配置为当接收到复位时钟信号时进行复位，并根据接收的扩频信号设置计数周期，且在输出时钟信号按照计数周期计满后输出脉冲以生成第二时钟信号；
鉴频器133，与第一分频器131及第二分频器132连接，配置为检测参考时钟信号和第二时钟信号之间的第二相位差，并根据第二相位差输出第二控制信号；
第一电荷泵134，与鉴频器133连接，配置为根据第二控制信号进行充放电以生成脉冲控制电流；
电流转换电路135，与第一电荷泵134连接，配置为将脉冲控制电流转换为直流控制电流；
第二电荷泵136，与第一分频器131、电流转换电路135以及主环路滤波器14连接，配置为根据调制时钟信号的频率以直流控制电流进行充放电，并输出反馈电流。
由于第二分频器132根据接收的扩频信号设置计数周期，且在对输出时钟信号按照计数周期计满后输出脉冲以生成第二时钟信号，从而可以根据扩频信号设置扩频深度，实现了扩频深度的可调节功能。
第一分频器131还配置为对输入时钟信号进行分频以输出调节时钟信号；如图3所示，调制电路还包括电流分段控制电路137。
电流分段控制电路137，与电流转换电路135和第二电荷泵136连接，配置为根据调节时钟信号对直流控制电流进行分段控制。
第二电荷泵136具体配置为根据调制时钟信号的频率以分段控制后的直流控制电流进行充放电，并输出所述反馈电流。
如图4所示，电流转换电路135包括储能组件1351和电压电流转换组件1352。
储能组件1351，与第一电荷泵134连接，配置为根据脉冲控制电流进行储能，并生成直流控制电压；
电压电流转换组件1352，与储能组件1351和第二电荷泵136连接，配置为将直流控制电压转换为直流控制电流。
通过储能组件1351和电压电流转换组件1352实现了脉冲控制电流(脉冲)至直流控制电流(直流电)的转换，提高了控制反馈电流的大小的精确度。
如图5所示，鉴频器133包括第一频率阻断组件1331、第二频率阻断组件1332、频率检测组件1333。
第一频率阻断组件1331，与第一分频器131连接，配置为在复位时钟信号的一个周期内仅转接参考时钟信号的第一个脉冲；
第二频率阻断组件1332，与第一分频器131和第二分频器132连接，配置为在复位时钟信号的一个周期内仅转接第二时钟信号的第一个脉冲；
频率检测组件1333，与第一频率阻断组件1331、第二频率阻断组件1332以及第一电荷泵134连接，配置为检测复位时钟信号的一个周期内参考时钟信号的第一个脉冲和第二时钟信号的第一个脉冲的第三相位差，并根据第三相位差输出第二控制信号。
通过第一频率阻断组件1331、第二频率阻断组件1332和频率检测组件1333实现了鉴频功能，比较了参考时钟信号和第二时钟信号的频率，精确地得出参考时钟信号和第二时钟信号之间的第三相位差，并根据第三相位差输出第二控制信号。而且，若第二时钟信号频率较低则输出第二控制信号以使第一电荷泵134充电；若第二时钟信号频率较较快则输出第二控制信号以使第二电荷泵136放电，从而实现了对第一电荷泵134充放电的控制。
如图6所示，上述扩频时钟电路还包括第三分频器17。
第三分频器17，与主环路反馈分频器16、调制电路13以及主环路鉴相器11连接，配置为根据接收的第二数字控制信号对输入时钟信号进行分频；
主环路鉴相器11具体配置为检测分频后输入时钟信号和第一时钟信号之间的相位差，并根据相位差生成第一控制信号。
由于第三分频器17根据接收的第二数字控制信号对输入时钟信号进行分频，故实现了输出频率的可调节功能。
如图7所示，压控振荡器15包括跨导控制组件151、环形振荡组件152以及缓冲器153。
跨导控制组件151，与主环路滤波器14连接，配置为将调制电压转换为调制电流；
环形振荡组件152，与跨导控制组件151连接，配置为根据调制电流自激振荡以生成输出时钟信号；
缓冲器153，与环形振荡组件152、第二分频器132以及主环路反馈分频器16连接，配置为对输出时钟信号进行缓冲。
如图8所示，扩频时钟电路还包括第二主环路电荷泵18。
第二主环路电荷泵18，与主环路鉴相器11和主环路滤波器14连接，配置为根据第一控制信号进行充放电，并输出所述第二控制电压。
主环路滤波器14具体配置为对第一控制电压进行滤波，并根据反馈电流和第二控制电压对第一控制电压进行调制以生成调制电压。
图9示出了本发明实施例提供的扩频时钟电路的一种部分示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
储能组件1351包括第一电容C1。
第一电容C1的第一端连接储能组件1351的脉冲控制电流输入端和储能组件1351的直流控制电压的输出端，第一电容C1的第二端与电源地连接。
该储能组件1351的电路简单可靠。
第一频率阻断组件1331和第二频率阻断组件1332均包括频率阻断模块，频率阻断模块包括第一D触发器U1、第二D触发器U2以及第一与非门U3。
第一D触发器U1的时钟端CLK连接频率阻断模块的复位时钟信号输入端，第一D触发器U1的复位端SN与第二D触发器U2的输出端Q连接，第一D触发器U1的数据输入端与第一电源VAA连接，第一D触发器U1的输出端Q与第二D触发器U2的复位端B和第一与非门U3的第一输入端连接，第一与非门U3的第二输入端连接频率阻断模块的参考时钟信号输入端或频率阻断模块的第二时钟信号输入端，第二D触发器U2的数据输入端D 与电源地连接，第一与非门U3的输出端和第二D触发器U2的时钟端CLK共同连接频率阻断模块的输出端。
该频率阻断模块的电路实现了在一个复位脉冲信号的周期内仅转接第一个脉冲信号的功能，如在一个复位脉冲信号的周期内有两个脉冲到来，第二个之后的脉冲不会输出，简化了后续频率检测组件1333鉴频的操作。
频率检测组件1333包括第三D触发器U4、第四D触发器U5、第二与非门U6以及第一反相器U7。
第三D触发器U4的时钟端CLK连接频率检测组件1333的参考时钟信号的第一个脉冲输入端，第三D触发器U4的复位端SN与第四D触发器U5的复位端SN和第二与非门U6 的输出端连接，第三D触发器U4的数据输入端D和第四D触发器U5的数据输入端D共接于第二电源VBB，第四D触发器U5的时钟端CLK连接频率检测组件1333的第二时钟信号的第一个脉冲输入端，第三D触发器U4的输出端Q与第一反相器U7的输入端和第二与非门U6的第一输入端连接，第一反相器U7的输出端、第四D触发器U5的输出端Q以及第二与非门U6的第二输入端共同连接频率检测组件1333的第二控制信号输出端。
该电路简单可靠地实现了鉴频功能。
第一主环路电荷泵12和第一电荷泵134均包括电荷泵组件，电荷泵组件包括第一运算放大器U8、第二反相器U9、第三反相器U10、第一场效应管M1、第二场效应管M2、第三场效应管M3、第四场效应管M4、第五场效应管M5以及第六场效应管M6。
第一场效应管M1的漏极与第三电源VCC连接，第一场效应管M1的栅极与第一正极偏置电源Vbiasp连接，第一场效应管M1的源极与第三场效应管M3的漏极和第五场效应管M5的漏极连接，第五场效应管M5的源极与第六场效应管M6的漏极、第一运算放大器U8 的输出端以及第一运算放大器U8的反相输入端连接，第三场效应管M3的源极、第四场效应管M4的漏极以及第一运算放大器U8的正相输入端共同连接电荷泵组件的脉冲控制电流输出端或电荷泵组件的第一控制电压输出端，第四场效应管M4的源极与第六场效应管M6 的源极和第二场效应管M2的漏极连接，第二场效应管M2的栅极与第一负极偏置电源Vbiasn 连接，第二场效应管M2的源极与电源地连接，第五场效应管M5的栅极与第二反相器U9 的输出端连接，第六场效应管M6的栅极与第三反相器U10的输出端连接，第三场效应管 M3的栅极、第四场效应管M4的栅极、第二反相器U9的输入端以及第三反相器U10的输入端共同连接电荷泵组件的第二控制信号输入端或电荷泵组件的第一控制信号输入端。
该电荷泵组件电路中，第一运算放大器U8接法为源跟随形式，因此在充放电开关操作时，第一运算放大器U8输出端的电压始终与脉冲控制电流Itrl的电压保持相等。在第三场效应管M3和第四场效应管M4都截止时，第五场效应管M5和第六场效应管M6会导通，从而给第一场效应管M1和第二场效应管M2提供了充放电通路，优点是避免这第一场效应管M1和第二场效应管M2进入线性区，防止出现节点408充电至第三电源VCC或者节点411放电至电源地GND。
第二电荷泵136包括第二运算放大器U11、第四反相器U12、第五反相器U13、第六反相器U14、第七场效应管M7、第八场效应管M8、第九场效应管M9、第十场效应管M10、第十一场效应管M11、第十二场效应管M12、第十三场效应管M13、第十四场效应管M14、第十五场效应管M15。
第七场效应管M7的漏极和第十三场效应管M13的漏极共接于第四电源VDD，第十三场效应管M13的栅极与第十三场效应管M13的源极、第七场效应管M7的栅极以及第十五场效应管M15漏极连接，第七场效应管M7的源极与第八场效应管M8的漏极和第九场效应管M9的漏极连接，第八场效应管M8的源极与第二运算放大器U11的输出端、第二运算放大器U11的同相输入端以及第十场效应管M10的漏极连接，第九场效应管M9的源极、第二运算放大器U11的反相输入端以及第十一场效应管M11的漏极共同连接第二电荷泵136 的反馈电流输出端，第十场效应管M10的源极与第十一场效应管M11的源极以及第十二场效应管M12的漏极连接，第五反相器U13的输入端、第六反相器U14的输入端以及第十一场效应管M11的栅极共同连接第二电荷泵136的调制时钟信号输入端，第六反相器U14的输出端与第十场效应管M10的栅极连接，第五反相器U13的输出端与第四反相器U12的输入端和第九场效应管M9的栅极连接，第四反相器U12的输出端与第八场效应管M8的栅极连接，第十四场效应管M14的漏极、第十四场效应管M14的栅极、第十五场效应管M15 的栅极以及第十二场效应管M12的栅极共同连接第二电荷泵136的直流控制电流输入端，第十二场效应管M12的源极、第十四场效应管M14的源极以及第十五场效应管M15的源极共接于电源地。
通过第二电荷泵136的电路，实现了在一半时间内第二电荷泵136将对反馈电流进行充电，在另一半时间内第二电荷泵136将对反馈电流进行放电，其充放电电流大小由直流控制电流进行控制。
电流分段控制电路137包括第十六场效应管M16、第十七场效应管M17、第十八场效应管M18、第十九场效应管M19、第二十场效应管M20以及第二十一场效应管M21。
第二十场效应管M20的漏极、第二十场效应管M20的栅极以及第二十一场效应管M21 的栅极共同连接至电流分段控制电路137的直流控制电流输入端，第二十一场效应管M21 的漏极与第十六场效应管M16的源极、第十六场效应管M16的栅极、第十七场效应管M17的栅极以及第十八场效应管M18的栅极连接，第十七场效应管M17的源极与第十九场效应管M19的漏极连接，第十九场效应管M19的栅极连接至电流分段控制电路137的调节时钟信号输入端，第十九场效应管M19的源极和第十八场效应管M18的源极共同构成电流分段控制电路137的分段控制后的直流控制电流输出端，第十六场效应管M16的漏极、第十七场效应管M17的漏极以及第十八场效应管M18的漏极共接于第五电源VEE。
主环路滤波器14包括第二电容C2、第三电容C3以及第一电阻R1。
第二电容C2的第一端和第一电阻R1的第一端共同连接至主环路滤波器的第一控制电压输入端和主环路滤波器的调整信号输出端，第三电容C3的第一端和第一电阻R1的第二端共同连接环路滤波器的反馈电流输入端，第二电容C2的第二端和第三电容C3的第二端共接于电源地。
仅通过阻容元件实现环路滤波器，电路简单，成本较低。
主环路滤波器还包括第一缓冲器U15。
第一缓冲器U15串联在第三电容C3的第一端和第一电阻R1的第二端之间，第一缓冲器U15的输入端和第三电容C3的第一端共同连接至主环路滤波器的反馈电流输入端。
通过在主环路滤波器中设置第一缓冲器U15，可以减小第三电容C3的容值，降低了成本。
以下结合工作原理对图9所示的作进一步说明：
主环路电路中，第三分频器17对输入时钟信号分频，主环路反馈分频器16对输出时钟信号进行分频以输出所述第一时钟信号，主环路鉴相器11当接收输入时钟信号时，检测所述输入时钟信号和第一时钟信号之间的第一相位差，并根据所述第一相位差生成第一控制信号以对控制第一主环路电荷泵12对主环路滤波器14中的电容充放电，直到频差和相差为零，此时主环路电路稳定，主环路锁定后开启调制电路，进行电荷注入环路调节过程。
第一分频器131对输入时钟信号进行分频以输出复位时钟信号CK1、参考时钟信号CK3、调制时钟信号CK2以及调节时钟信号CK5。其中，复位时钟信号CK1为窄脉冲，调制时钟信号CK2为占空比为50％的时钟波形。
第二分频器132当接收到复位时钟信号CK1时进行复位，并根据接收的扩频信号设置计数周期，且在对输出时钟信号按照计数周期计满后输出脉冲以生成第二时钟信号CK4。
如图10所示，第二分频器132可以包括4/5双模预定标器1321、O分频器1322和F分频器1323，其中，4/5双模预定标器1321可通过扩频信号的前两位D<0:1>实现4分频或5 分频，O分频器1322和F分频器1323是可编程分频器，通过扩频信号D<0:N-1>可实现第二分频器132指定的分频比输出。
第二分频器132的输入信号包括扩频信号D<0:N-1>、复位时钟信号CK1，输出时钟信号 CK_OUT，第二分频器132的输出信号为第二时钟信号CK4，第二分频器132功能是将压控振荡器生成的输出时钟信号CK_OUT以指定的分频比分频到较低的频率，输出第二时钟信号CK4 到鉴频器中与参考时钟信号CK3进行比较。
根据分频器原理得到S＝O*4+5*F+4＝4O+F+4。其中，S为第二分频器132的分频比，O为O 分频器的分频比，F为F分频器的分频比。
4/5双模预定标器1321示例电路原理图如图11所示，其输入信号包括输出时钟信号 CK_OUT，分频比控制信号CT，复位时钟信号CK1，复位时钟信号CK1连接到了第五D触发器DFF1的复位端S和第六D触发器DFF2的复位端S，当第五D触发器DFF1的复位端S和第六D触发器DFF2的复位端S输入为低电平时，第五D触发器DFF1和第六D触发器DFF2正常工作；当第五D触发器DFF1的复位端S和第六D触发器DFF2的复位端S输入为高电平时，第五D触发器DFF1和第六D触发器DFF2将复位，输出Q将置1。
分频比控制信号CT接入第七D触发器DFF3的复位端S，当复位时钟信号CK1为0，分频比控制信号CT1时，第五D触发器DFF1和第六D触发器DFF2处于工作状态，第七D触发器DFF3处于复位状态，第七D触发器DFF31的Q输出保持为1，此时4/5双模定标器构成由两个D触发器级联的4分频器电路；当复位时钟信号CK1为0，分频比控制信号CT为0时，4/5 双模定标器中的三个D触发器均处于正常工作状态，构成典型的5分频电路。
O分频器的一种示例电路原理图如图12所示，其采用可编程计数器构成的分频器，可以实现任意分频比。其工作原理为：当计数计满时，重置信号reload输出高电平，该高电平持续4个时钟周期。重置信号Reload为高电平将导致整个O分频器复位，将所有D触发器设定为初始计数值，该初始计数值由D<2:N-1>控制，每输入一个时钟周期，计数状态值加一，当状态值计满，即所有D触发器的输出均为1时，计数器输出一个输出时钟脉冲(重置信号reload)，该输出时钟脉冲将复位整个分频器。
当重置信号reload信号为高电平时O分频器为复位状态，若D<i>输入为1，此时与D<i> 对应的第三与非门NAND1两个输入为1，则该第三与非门NAND1输出0，即与D<i>对应的第八D触发器DFF4的复位端R为0，该第八D触发器DFF4将被复位，该第八D触发器DFF4 的输出端Q置0，该第八D触发器DFF4的反相输出端QN置1；若D<i>为低电平，此时与D<i> 对应的第四与非门NAND2两个输入为1，则该第四与非门NAND2的输出为0，即与D<i>对应的第八D触发器DFF4的置位端S为0，该第八D触发器DFF4将被复位，该第八D触发器DFF4 的输出端Q置1，该第八D触发器DFF4的反相输出端QN置0；
复位状态结束后，每个第八D触发器DFF4开始随输出时钟信号CK_OUT工作，计数值从复位状态值依次加1，第一个第八D触发器DFF4接成二分频器，当第一个第八D触发器DFF4的输出状态Q2加到1时，此即第二个第八D触发器的电平翻转时刻，将Q2与QN3异或，输入到第二个第八D触发器的D端，前两个第八D触发器构成一个2位计数器，Q3输出为4 分频输出。当Q2、Q3同时翻转到1时，前级计数器计满，此时为下一个第八D触发器的电平翻转时刻，同理可以得到8分频输出、16分频输出…以此类推，最终得到n位计数器。当所有计数器的计数值都满了之后，Q0、Q1、…、Qn-1均为1，触发重置信号reload重新拉高，进入下一次复位状态，每个第八D触发器重新赋值，开始新一轮计数。
F分频器的一种示例电路原理图如图13所示，其输入信号包括输出时钟信号CK_OUT、4/5 双模预定标器1321的输出信号4/5DIV_OUT以及重置信号reload，F分频器的输出信号为分频比控制信号CT。通过配置扩频信号的前两位D<0>、D<1>的值，从而控制F分频器的分频比。F分频器与4/5双模定标器形成反馈控制，共同完成分频功能。
第一频率阻断组件1331在复位时钟信号的一个周期内仅转接参考时钟信号CK3的第一个脉冲；第二频率阻断组件1332在复位时钟信号CK1的一个周期内仅转接第二时钟信号的第一个脉冲；频率检测组件1333检测复位时钟信号CK1的一个周期内参考时钟信号CK3的第一个脉冲和第二时钟信号CK4的第一个脉冲的第三相位差，并根据第三相位差输出第二控制信号。
其中，第一频率阻断组件1331和第二频率阻断组件1332均包含频率阻断模块，且具有相同的电路结构。第一D触发器U1和第二D触发器U2的时钟触发模式均为上升沿触发，频率阻断模块工作时的波形图如图14所示，复位时钟信号CK1低电平到来时，触发第一D触发器U1，触发第一D触发器U1的输出端Q的电压等于第一电源VAA的电压(高电平)，即图中的C跳变为高电平，当IN信号高脉冲到来时，第一与非门U1的输入端(IN信号)和第一与非门U1的输入端C同时为高电平，因此第一与非门U1的输出端OUT为低电平；由于第一与非门U1的输出端OUT由高电平跳变为低电平，触发了第二与非门U2，第二与非门U2的输出端Q的电压将等于电源地(低电平)，即图中的B信号跳变为低电平；B信号连接了第一与非门U1的复位端SN，将第一与非门U1的输出端Q复位为低电平，即图中的C跳变为低电平。此时，C保持为低，第一与非门U3将维持高电平输出，当IN信号第二个输入脉冲到来时，频率阻断模块的输出OUT不会有任何变化。直到复位脉冲信号CK1再次到来，触发第一与非门U1和第二与非门U2的输出端Q跳变为高电平，即图中的C跳变为高电平；从而实现了第一频率阻断组件1331和第二频率阻断组件1332的功能。
第二控制信号包括第二正极控制信号和第二负极控制信号，频率检测组件1333的工作逻辑如下：
第二正极控制信号UP默认为高电平，第二负极控制信号DN默认为低电平。当第一个复位脉冲信号到来后，开始等待参考时钟信号CK3的第一个脉冲的下降沿和第二时钟信号CK4 的第一个脉冲的下降沿到来。
当第二时钟信号CK4的第一个脉冲的下降沿先到来，参考时钟信号CK3的第一个脉冲的下降沿后到时，第二负极控制信号DN上升为高，并在第二时钟信号CK4的第一个脉冲的下降沿和CK3的第一个脉冲的下降沿之间的时间段内，第二负极控制信号DN输出高电平，当参考时钟信号CK3的第一个脉冲的下降沿到来，第二负极控制信号DN恢复为低电平，这个过程中，第二正极控制信号UP仅出现一小段由于第三D触发器U4和第四D触发器U5复位引起的脉冲。
当参考时钟信号CK3的第一个脉冲的下降沿先到来，第二时钟信号CK4的第一个脉冲的下降沿后到时，第二正极控制信号UP下降为低电平，并在参考时钟信号CK3的第一个脉冲的下降沿和第二时钟信号CK4的第一个脉冲的下降沿之间的时间段内，第二正极控制信号UP 输出低电平，当第二时钟信号CK4的第一个脉冲的下降沿到来，第二正极控制信号UP恢复为高电平，这个过程中，第二负极控制信号DN仅出现一小段由于第三D触发器U4和第四D 触发器U5复位引起的脉冲。鉴频器133工作时的波形图如图15所示。
第一电荷泵134根据第二控制信号进行充放电以生成脉冲控制电流。具体地，第一电荷泵134采用相反信号的互补开关，互补开关分别由第二正极控制信号UP和第二正极反相控制信号UPB、第二负极控制信号DN和第二负极反相控制信号DNB控制。在第二正极控制信号 UP信号为低电平且第二负极控制信号DN信号为低电平时，第三场效应管M3和第六场效应管 M6导通，第四场效应管M4和第五场效应管M5截止，此时对输出的脉冲控制电流Itrl进行充电操作。在第二正极控制信号UP为高电平且第二负极控制信号DN为高电平时，第三场效应管M3和第六场效应管M6截止，第四场效应管M4和第五场效应管M5导通，此时对输出的脉冲控制电流Itrl进行放电操作。
第一电容C1根据脉冲控制电流进行储能，并生成直流控制电压；电压电流转换组件1352 将直流控制电压转换为直流控制电流。
在电流分段控制电路137中，第十六场效应管M16、第十七场效应管M17、第十八场效应管M18、第二十场效应管M20以及第二十一场效应管M21为电流镜像管，第十九场效应管M19为开关管。电流分段控制电路137的直流控制电流输入端的输入电流V-to-I大小为Ii，当调节时钟信号ck5为低电平时，第十九场效应管M19将打开，此时分段控制电路137的分段控制后的直流控制电流输出端输出的电流Is大小为2×Ii。
如16图所示为电流分段控制电路137正常工作时波形示意图，在一个周期内将第二时钟信号CK4分为6个相位，其中，在第②相位和第⑤相位时，调节时钟信号CK5为高电平，此时开关管(第十九场效应管M19)处于关闭状态，输出电流Is的大小为Ii；在第①、③、④、和⑥相位时，调节时钟信号CK5为低电平，此时开关管(第十九场效应管M19)处于打开状态，输出电流Is的大小为2×Ii。
调节时钟信号CK5为占空比30％的脉冲，用于非线性调制，在调节时钟信号CK5为高电平时，第二电荷泵136充放电的速度较慢，从而实现较平缓的频率上升和下降，在调节时钟信号CK5为低电平时，第二电荷泵136充放电的速度较快，从而实现较陡峭的频率上升和下降。最终可实现如图17所示的非线性调制波形，模拟了最佳的hershey’s kiss调制曲线。与如图18所示的关闭非线性调制时输出时钟信号频率示意图相比，hershey’s kiss调制波形能提供最好的频谱平坦度和最大的频谱衰减幅度。
在负反馈的作用下，最后第二时钟信号CK4与参考时钟信号CK3频率之间的频差为零，第一电荷泵134不再对Vcssp节点充放电，电荷注入调制深度保持恒定。
第二分频器132的分频比S与最高频率fmax、中心频率fc、调制周期Tm的关系可用下式表示：
Figure RE-GDA0002940840940000151
其中分频比S的大小由扩频信号D<0:N-1>决定， S＝20×D<0>+21×D<1>+22×D<2>+23×D<3>+24×D<4>+…+2N-1×D<N-1>+8。其中调制波形上半周期的平均频率
Figure RE-GDA0002940840940000152
通过改变S的值，可实现任意的调制幅度；通过改变第一分频器131输出的复位时钟信号CK1、调制时钟信号CK2、参考时钟信号 CK3以及调节时钟信号CK5的频率，可实现任意的频率调制。
第二电荷泵136根据调制时钟信号CK2的频率以直流控制电流进行充放电以输出反馈电流。具体地，在调制时钟信号CK2为低电平时，第九场效应管M9导通，第十一场效应管M11截止，此时对反馈电流Ic进行充电。在制时钟信号CK2为高电平时，第九场效应管M9 截止，第十一场效应管M11导通，此时对反馈电流Ic放电。由于调制时钟信号CK2为50％占空比的时钟，所以在一半时间内第二电荷泵136将对反馈电流进行充电，在另一半时间内第二电荷泵136将对反馈电流进行放电，其充放电电流大小由直流控制电流进行控制。
第二主环路电荷泵17根据第一控制信号进行充放电，并输出所述第二控制电压。包括第一缓冲器U15、第二电容C2、第三电容C3以及第一电阻R1的主环路滤波器14对第一控制电压进行滤波，并根据反馈电流和第二控制电压对第一控制电压进行调制以生成调制电压。
跨导控制组件151将调制电压转换为调制电流；跨导控制组件151的示例电路原理图如图19所示，调制电压Vctrl经过第一NMOS管601、第一PMOS管603和第二PMOS管604构成的带源级负反馈的共漏极结构的电路转换为电流，该电流通过电流镜转换到第三PMOS管605的栅极，并在第四PMOS管606的源极生成调制电路且输出到环形振荡组件152中。由于第三PMOS管605、第四PMOS管606和第五PMOS管607构成了经典的校准式共栅电流镜结构，具有非常高的输出阻抗。该构成了高阻抗电流源结构，将调制电流输出给环形振荡组件152，优点是可以提高抗电源干扰的能力。
环形振荡组件152根据调制电流自激振荡以生成输出时钟信号。环形振荡组件152的一种示例电路原理图如图20所示，由三个延迟单元701级联并构成环形结构。，在每个延迟单元中，两个反相器的输出跨接一对反相器，对输出信号进行整形，有效提高了延迟单元701 输出波形(OUTp和OUTn)的上升和下降时间，通过缩小上升下降时间从而达到提高抗电源干扰能力的目的，该电路结构可实现更低的时钟抖动性能。
缓冲器153对输出时钟信号进行缓冲。
其中，关闭非线性调制时调制深度不足时电荷注入环路调节过程示意图如图21所示，关闭非线性调制时调制深度超标时电荷注入环路调节过程如图22，开启非线性调制时调制深度稳定时的波形图如图23所示。
本发明实施例通过主环路鉴相器当接收输入时钟信号时，检测输入时钟信号和第一时钟信号之间的第一相位差，并根据第一相位差生成第一控制信号；第一主环路电荷泵根据第一控制信号充放电以输出第一控制电压；调制电路根据输出时钟信号和接收的扩频信号输出反馈电流；主环路滤波器对第一控制电压进行滤波，并根据反馈电流对第一控制电压进行调制以生成调制电压；压控振荡器输出频率与调制电压的电压模拟量成正比的输出时钟信号；主环路反馈分频器对输出时钟信号进行分频以输出所述第一时钟信号；由于根据输出时钟信号和扩频信号生成的反馈电流在主环路滤波器中对所述第一控制电压进行调制以生成调制电压，并且压控振荡器输出频率与该调制电压的电压模拟量成正比的输出时钟信号，避免了调制电压受外界因素干扰，提高了输出时钟信号的稳定性。
本发明实施例还提供一种通信芯片，包括如上述的扩频时钟电路。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种扩频时钟电路，其特征在于，包括主环路电路、调制电路以及主环路滤波器；
所述调制电路配置为根据输出时钟信号和接收到的扩频信号，以输出反馈电流；
所述主环路滤波器与所述调制电路连接，配置为对第一控制电压进行滤波，并根据所述反馈电流对所述第一控制电压进行调制以生成调制电压；
其中，所述主环路电路包括：
主环路鉴相器，配置为当接收输入时钟信号时，检测所述输入时钟信号和第一时钟信号之间的第一相位差，并根据所述第一相位差生成第一控制信号；
第一主环路电荷泵，与所述主环路鉴相器和所述主环路滤波器连接，配置为根据所述第一控制信号进行充放电，并输出所述第一控制电压；
压控振荡器，与所述主环路滤波器及所述调制电路连接，配置为输出频率与所述调制电压的电压模拟量成正比的所述输出时钟信号；
主环路反馈分频器，与所述压控振荡器和所述主环路鉴相器连接，配置为对所述输出时钟信号进行分频以输出所述第一时钟信。
2.如权利要求1所述的扩频时钟电路，其特征在于，所述调制电路包括：
第一分频器，与所述主环路鉴相器连接，配置为对所述输入时钟信号进行分频以输出复位时钟信号、参考时钟信号以及调制时钟信号；
第二分频器，与所述第一分频器及所述压控振荡器连接，配置为当接收到复位时钟信号时进行复位，并根据接收的所述扩频信号设置计数周期，且在所述输出时钟信号按照所述计数周期计满后输出脉冲以生成第二时钟信号；
鉴频器，与所述第一分频器及所述第二分频器连接，配置为检测所述参考时钟信号和所述第二时钟信号之间的第二相位差，并根据所述第二相位差输出第二控制信号；
第一电荷泵，与所述鉴频器连接，配置为根据所述第二控制信号进行充放电以生成脉冲控制电流；
电流转换电路，与所述第一电荷泵连接，配置为将所述脉冲控制电流转换为直流控制电流；
第二电荷泵，与所述第一分频器、所述电流转换电路以及主环路滤波器连接，配置为根据调制时钟信号的频率以所述直流控制电流进行充放电，并输出所述反馈电流。
3.如权利要求2所述的扩频时钟电路，其特征在于，所述电流转换电路包括：
储能组件，与所述第一电荷泵连接，配置为根据所述脉冲控制电流进行储能，并生成直流控制电压；
电压电流转换组件，与所述储能组件和所述第二电荷泵连接，配置为将所述直流控制电压转换为所述直流控制电流。
4.如权利要求3所述的扩频时钟电路，其特征在于，所述储能组件包括第一电容；
所述第一电容的第一端连接所述储能组件的脉冲控制电流输入端和所述储能组件的直流控制电压的输出端，所述第一电容的第二端与电源地连接。
5.如权利要求2所述的扩频时钟电路，其特征在于，所述鉴频器包括：
第一频率阻断组件，与所述第一分频器连接，配置为在所述复位时钟信号的一个周期内仅转接所述参考时钟信号的第一个脉冲；
第二频率阻断组件，与所述第一分频器和所述第二分频器连接，配置为在所述复位时钟信号的一个周期内仅转接所述第二时钟信号的第一个脉冲；
频率检测组件，与所述第一频率阻断组件、所述第二频率阻断组件以及所述第一电荷泵连接，配置为检测所述复位时钟信号的一个周期内所述参考时钟信号的第一个脉冲和所述第二时钟信号的第一个脉冲的第三相位差，并根据所述第三相位差输出所述第二控制信号。
6.如权利要求5所述的扩频时钟电路，其特征在于，所述第一频率阻断组件和第二频率阻断组件均包括频率阻断模块，所述频率阻断模块包括第一D触发器、第二D触发器以及第一与非门；
所述第一D触发器的时钟端连接所述频率阻断模块的复位时钟信号输入端，所述第一D触发器的复位端与所述第二D触发器的输出端连接，所述第一D触发器的数据输入端与第一电源连接，所述第一D触发器的输出端与所述第二D触发器的复位端和所述第一与非门的第一输入端连接，所述第一与非门的第二输入端连接所述频率阻断模块的参考时钟信号输入端或所述频率阻断模块的第二时钟信号输入端，所述第二D触发器的数据输入端与电源地连接，所述第一与非门的输出端和所述第二D触发器的时钟端共同连接所述频率阻断模块的输出端。
7.如权利要求5所述的扩频时钟电路，其特征在于，所述频率检测组件包括第三D触发器、第四D触发器、第二与非门以及第一反相器；
所述第三D触发器的时钟端连接所述频率检测组件的参考时钟信号的第一个脉冲输入端，所述第三D触发器的复位端与所述第四D触发器的复位端和所述第二与非门的输出端连接，所述第三D触发器的数据输入端和所述第四D触发器U5的数据输入端共接于第二电源，所述第四D触发器的时钟端连接所述频率检测组件的第二时钟信号的第一个脉冲输入端，所述第三D触发器的输出端与所述第一反相器的输入端和所述第二与非门的第一输入端连接，所述第一反相器的输出端、所述第四D触发器的输出端以及所述第二与非门的第二输入端共同连接所述频率检测组件的第二控制信号输出端。
8.如权利要求2所述的扩频时钟电路，其特征在于，所述第一分频器还配置为对所述输入时钟信号进行分频以输出调节时钟信号；
所述调制电路还包括：
电流分段控制电路，与所述电流转换电路和所述第二电荷泵连接，配置为根据调节时钟信号对直流控制电流进行分段控制；
所述第二电荷泵具体配置为根据调制时钟信号的频率以分段控制后的所述直流控制电流进行充放电，并输出所述反馈电流。
9.如权利要求8所述的扩频时钟电路，其特征在于，所述电流分段控制电路包括第十六场效应管、第十七场效应管、第十八场效应管、第十九场效应管、第二十场效应管以及第二十一场效应管；
所述第二十场效应管的漏极、所述第二十场效应管的栅极以及所述第二十一场效应管的栅极共同连接至所述电流分段控制电路的直流控制电流输入端，所述第二十一场效应管的漏极与所述第十六场效应管的源极、所述第十六场效应管的栅极、所述第十七场效应管的栅极以及所述第十八场效应管的栅极连接，所述第十七场效应管的源极与所述第十九场效应管的漏极连接，所述第十九场效应管的栅极连接至所述电流分段控制电路的调节时钟信号输入端，所述第十九场效应管的源极和所述第十八场效应管的源极共同构成所述电流分段控制电路的分段控制后的直流控制电流输出端，所述第十六场效应管的漏极、所述第十七场效应管的漏极以及所述第十八场效应管的漏极共接于第五电源。
10.一种通信芯片，其特征在于，包括如权利要求1至9任意一项所述的扩频时钟电路。
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