CN101262225A - 锁相环频率合成器 - Google Patents

Abstract

本发明公开了一种锁相环频率合成器，其特征在于，包括：一鉴频鉴相器，一电荷泵，一低通滤波器，一带有控制开关电容阵列的宽频差分LC振荡器，一多模分频器和一用于自适应调节频率曲线的控制器；该宽频差分LC振荡器的模拟信号控制端连接低通滤波器的输出信号Vctrl，其数字信号控制端连接控制器的输出端，该锁相环频率合成器还包括一个带有3位量化器的3阶全数字Sigma－delta调制器。该锁相环频率合成器能实现分数分频，且输出的频率信号能大范围连续变化，频谱精度高。

Description

锁相环频率合成器

技术领域

本发明属于电子通信和射频技术领域，涉及一种锁相环频率合成器。

背景技术

在现代无线通讯系统和射频电路的应用中，锁相环频率合成器已经成为非常重要的一个部件。随着技术的发展，许多高性能低成本的频率合成器应运而生。目前的高性能的集成锁相环频率合成器主要有两种类型：整数频率合成器和分数频率合成器。整数频率合成器具有环路带宽和信道跨度的约束，分数频率合成器与之相比，可以获得更大的系统环路带宽、较小的调整时间和更小的频率跨度；同时，也可以得到高输出频谱纯度以及低相位噪声等性能。

在现代无线通讯中，在接收和发送端都采用频率合成器来生成各种不同的本振信号，因此对频率合成器的输出信号提出了更宽的频率变化范围和更小的频率跨度(间隔)的要求，并且目前许多分数频率合成器都存在这两个瓶颈。另外，由于存在多相位的不匹配，这些频率合成器和分频器的输出中会产生一定杂散信号，对正常的高速无线通信造成不良的影响。

由上述可知，目前存在的频率合成器均有尚待改进之处，无法兼顾频谱精度、频率范围和信道频率间隔等性能。

发明内容

本发明的所要解决的技术问题是提供一种锁相环频率合成器，能实现分数分频，且输出的频率信号能大范围连续变化，频谱精度高。

为解决上述技术问题，本发明所采用的技术方案为：

一种锁相环频率合成器，其特征在于，包括：

一鉴频鉴相器，该鉴频鉴相器的一个输入端接参考频率信号；

一电荷泵，该电荷泵的输入端连接鉴频鉴相器的输出端；

一低通滤波器，该低通滤波器的输入端连接电荷泵的输出端；

一压控振荡器，该压控振荡器的模拟信号输入端连接低通滤波器的输出端，该压控振荡器的输出端输出信号的频率为fvoc；

一分频器，该分频器的输入端连接压控振荡器的输出端，该分频器的输出端连接鉴频鉴相器的另一个输入端；

一控制器，该控制器的一个输入端连接鉴频鉴相器的输出端，另一个输入端连接低通滤波器的输出端，其多位数字信号输出端连接压控振荡器的数字信号输入端。

所述的压控振荡器为宽频差分LC振荡器，具体电路为：电感L1和L2的两个正同名端连接电源电压Vcc，电感L1的负同名端E和电感L2的负同名端F分别连接N沟道增强型MOS管M1的D极和N沟道增强型MOS管M2的D极，N沟道增强型MOS管M1的G极和N沟道增强型MOS管M2的G极分别连接F和E点，N沟道增强型MOS管M1和M2的S极相接到K点并通过一尾电流源滤波支路接地；所述E和F点均连接一控制开关电容阵列(CSC阵列)，该CSC阵列的输入端连接所述控制器的多位数字信号输出端；低通滤波器的输出信号Vctrl通过两个相同的模拟控制支路分别连接E和F点。

所述的模拟控制支路的为低通滤波器的输出信号Vctrl连接电阻的一端，电阻的另一端通过一个变容二极管接地，同时通过一个电容连接E点或F点；E点或F点通过另一个电容接地。

所述的尾电流源滤波支路为：电感L3的正同名端连接K点，负同名端连接N沟道增强型MOS管M3的D极，N沟道增强型MOS管M3的G极接偏置电压VB，N沟道增强型MOS管M3的S极接地；电感L3的负同名端通过电容C5接地。

所述的CSC阵列为多个开关电容支路并联，每一个开关电容支路由一个电容和一个N沟道增强型MOS管串联组成，具体电路为：电容一端接E点或F点，另一端接N沟道增强型MOS管的D极，N沟道增强型MOS管G极接所述控制器的多位数字信号输出端的一位；N沟道增强型MOS管的S极接地；该并联的多个开关电容支路中电容的电容值分别为C、2C、4C，...，(2^n)*C，其中n为大于1的正整数，C为其中最小电容的电容值。

作为改进，所述的分频器为多模分频器；所述的锁相环频率合成器还包括一Sigma-delta调制器和一加法器，所述的Sigma-delta调制器的一个输入端连接参考频率信号，另一个输入端连接分数分频模Nfrac，其输出端连接所述加法器的一个输入端，加法器的另一个输入端连接整数分频模N，加法器的输出端连接多模分频器的多模输入端；所述的Sigma-delta调制器为包含3位量化器的三阶全数字的Sigma-delta调制器。

所述的控制器包括第一比较器、第二比较器、一逻辑控制单元、一计数器和一寄存器，第一比较器的输入端接电平信号VH，另一个输入端接低通滤波器的输出信号Vctrl，第二比较器的输入端接电平信号VL，另一个输入端接低通滤波器的输出信号Vctrl；逻辑控制单元的2个输入端分别接鉴频鉴相器的输出信号U_P和D_N，另2个输出端分别连接第一比较器和第二比较器的输出端，逻辑控制单元的输出端接计数器的输入端，计数器的输出端连接寄存器，寄存器输出多位数字信号到所述压控振荡器。所述的寄存器为6位、8位、12位、16位或32位。

本发明所具有的有益效果有：

(1)输出频率范围宽；由于该锁相环频率合成器的压控振荡器采用宽频差分LC振荡器，通过控制器输出的数字控制信号能大范围的改变实际接入振荡电路的电容值，因此可以大尺度调整输出频率的范围。

(2)精度高；除了通过改变控制开关电容阵列(CSC)的电容配置对输出频率进行粗调外，该锁相环频率合成器还可以通过模拟控制信号Vctrl对压控振荡器进行精细的微调，使得输出的频率精度更高。另外，分数分频模Nfrac的引入，也能有效提高输出频率的精度。

(3)自适应控制；该锁相环频率合成器的控制器采用自适应算法进行控制，用于选择输出频率的区间(即从低到高分为多个频率范围区间)，使得锁相环能快速锁定频率，从而输出高精度的频率信号。

附图说明

图1为本发明的总体框图；

图2为本发明实施例的总体框图；

图3为本发明中宽频差分LC振荡器(VCO)的(a)电路图(b)SCS阵列电路图(c)F-V曲线选择示意图；

图4为本发明控制器的结构框图；

图5为本发明中采用的3位3阶Sigma-Delta调制器。

具体实施方式

以下结合附图对本发明作进一步说明。

实施例：

如图1所示，一种锁相环频率合成器，其特征在于，包括：

一鉴频鉴相器，该鉴频鉴相器的一个输入端接参考频率信号；

一电荷泵，该电荷泵的输入端连接鉴频鉴相器的输出端；

一低通滤波器，该低通滤波器的输入端连接电荷泵的输出端；

一压控振荡器，该压控振荡器的模拟信号输入端连接低通滤波器的输出端，该压控振荡器的输出端输出信号的频率为fvoc；

一分频器，该分频器的输入端连接压控振荡器的输出端，该分频器的输出端连接鉴频鉴相器的另一个输入端；

一控制器，该控制器的一个输入端连接鉴频鉴相器的输出端，另一个输入端连接低通滤波器的输出端，其多位数字信号输出端连接压控振荡器的数字信号输入端。

所述的压控振荡器为宽频差分LC振荡器，如图3所示，具体电路为：电感L1和L2的两个正同名端连接电源电压Vcc，电感L1的负同名端E和电感L2的负同名端F分别连接N沟道增强型MOS管M1的D极和N沟道增强型MOS管M2的D极，N沟道增强型MOS管M1的G极和N沟道增强型MOS管M2的G极分别连接F和E点，N沟道增强型MOS管M1和M2的S极相接到K点并通过一尾电流源滤波支路接地；所述E和F点均连接一CSC阵列，该CSC阵列的输入端连接所述控制器的多位数字信号输出端；低通滤波器的输出信号Vctrl通过两个相同的模拟控制支路分别连接E和F点。

所述的模拟控制支路的为低通滤波器的输出信号Vctrl连接电阻的一端，电阻的另一端通过一个变容二极管接地，同时通过一个电容连接E点或F点；E点或F点通过另一个电容接地。

所述的尾电流源滤波支路为：电感L3的正同名端连接K点，负同名端连接N沟道增强型MOS管M3的D极，N沟道增强型MOS管M3的G极接偏置电压VB，N沟道增强型MOS管M3的S极接地；电感L3的负同名端通过电容C5接地。

如图3b所示，所述的CSC阵列为多个开关电容支路并联，每一个开关电容支路由一个电容和一个N沟道增强型MOS管串联组成，具体电路为：电容一端接E点或F点，另一端接N沟道增强型MOS管的D极，N沟道增强型MOS管G极接所述控制器的多位数字信号输出端的一位；N沟道增强型MOS管的S极接地；该并联的多个开关电容支路中电容的电容值分别为C、2C、4C，...，(2^n)*C，其中n为大于1的正整数，C为其中最小电容的电容值。本实施例中n为5。

如图2所示，所述的分频器为多模分频器；所述的锁相环频率合成器还包括一Sigma-delta调制器和一加法器，所述的Sigma-delta调制器的一个输入端连接参考频率信号，另一个输入端连接分数分频模Nfrac，其输出端连接所述加法器的一个输入端，加法器的另一个输入端连接整数分频模N，加法器的输出端连接多模分频器的多模输入端；所述的Sigma-delta调制器为包含3位量化器的三阶全数字的Sigma-delta调制器。

如图4所示，所述的控制器包括第一比较器、第二比较器、一逻辑控制单元、一计数器和一寄存器，第一比较器的输入端接电平信号VH，另一个输入端接低通滤波器的输出信号Vctrl，第二比较器的输入端接电平信号VL，另一个输入端接低通滤波器的输出信号Vctrl；逻辑控制单元的2个输入端分别接鉴频鉴相器的输出信号U_P和D_N，另2个输出端分别连接第一比较器和第二比较器的输出端，逻辑控制单元的输出端接计数器的输入端，计数器的输出端连接寄存器，寄存器输出多位数字信号到所述压控振荡器。所述的寄存器为6位。

锁相环频率合成器电路使得工作于锁相环的鉴频鉴相器(PFD)的两个输入信号频率相同。鉴频鉴相器(PFD)能检测相位差和频率差，当电路锁定时，频率差为零，相位差不为零。频率合成器的工作原理为：PFD对输入参考信号与VCO的分频信号的频率和相位进行比较，生成与频率差和相位差相关联的向上脉冲信号U_P和向下脉冲信号D_n，它们控制着电荷泵电流的流向；U_P和D_n的直流成分提供了相位差或频率差的相关信息，例如：如果输入参考信号相位滞后于VCO的分频信号的相位或者频率比VCO的分频信号的频率小，那么U_P有脉冲输出而D_n没有。；低通滤波器对电荷泵输出的电流信号滤波，并生成一个控制VCO变容二极管的模拟电压Vctrl。这个模拟电压Vctrl和控制脉冲电压U_P和D_n，同时作为控制器的输入，控制器输出一个用于控制VCO的控制开关电容阵列(CSC)的数字信号对VCO的电压控制频率(F-V)曲线进行选择，使VCO的输出频率跳跃式地跟踪参考频率。当参考频率与VCO输出信号频率小于一定范围时，数字信号保持不变，低通滤波器输出的模拟电压Vctrl迫使参考频率与VCO输出信号频率相同。Sigma-Delta调制器输出与整数分频相加后的输出作为多模分频器的输入模数，它决定着频率合成器输出信号频率是参考频率倍数。本发明涉及的锁相环频率合成器为集成宽频分数分频频率合成器，其存在两种调谐方式：模拟调谐和数字调谐。压控振荡器的模拟输入电压控制VCO变容管的电容量，从而可以在一定范围内连续改变压控振荡器的振荡频率，这是一种精细的调谐方式；而数字信号控制着压控振荡器的CSC阵列开关，可以在很大的频率范围内跳跃式的改变压控振荡器的振荡频率，属于粗调谐范围。它们的结合大大的提高了频率合成器频率连续输出范围和频率输出的精度。假设分数频率合成器的输入参考频率为f_R，那么在锁定的情况下VCO输出信号的频率f_VCO为：

f_VCO＝(N+N_frac)×f_R        (1)

式中，N表示分频比的整数部分，N_frac表示分频比的小数部分。通过改变整数模数N和分频N_frac可以得到参考频率任意模数的频率信号。

(1)宽频差分LC振荡器电路，如附图3a和图3b所示。

频率合成器中的VCO采用的是一种全差分LC负阻宽频振荡器，交叉耦合晶体管M1和M2通过电容形成负反馈，为LC环路提供能量和环路增益，确保振荡器能正常启动和稳定工作。电感产生的噪声在振荡器噪声中占有很大的一部分，因此L1和L2采用了较小的片上螺旋电路，但是也不能尽可能的小，因为这样会增加振荡器的功耗。偏置电阻R1和R2要尽可能的大，以减小其噪声的影响；同样，耦合晶体管M1和M2也尽量选择短沟道器件，减小其闪烁噪声等。此外，该振荡器还综合了各种提高噪声的技术。晶体管M3和偏置电压VB产生一个尾电流，为振荡器提供工作电流，电感L3和电容C5组成尾电流源滤波网络，可以消除尾电流源的噪声对相位噪声的影响。VCO输出的信号频率受控制器的数字信号和低通滤波的模拟电压信号两种输入信号控制。控制器输出6位数字信号B₅B₄B₃B₂B₁B₀分别连接于VCO的数字输入端B₅B₄B₃B₂B₁B₀(见附图3(b)和附图4)，控制着相应的MOS管的开关，即控制相应电容是否加入到VCO的振荡总电容中，从而跳跃式的改变VCO输出的正弦信号的频率，实现间断式的大范围的频率调节。在数字信号不变的情况下，低通滤波器输入的模拟电压V_ctrl控制可变电容二级管D1(或者D2)，实现VCO输出正弦信号的频率的连续微调。整个VCO的电压控制频率特性曲线(F-V)如附图3(c)所示，总共的曲线可以有64或更多条，图中只给出了8条曲线。通过合理的设计可以使得振荡器在相邻控制字时的调谐曲线具有一定的重叠区域，保证振荡器在整个调谐范围内不存在不连续区域。该振荡器采用0.25um CMOS的工艺实现，测量得振荡器的调谐系数约为6-11MHz/V，并具有约650MHz的可调范围。振荡器在整个调谐范围内也不存在不连续区域。

本发明涉及的锁相环频率合成器的电路考虑了宽频差分LC振荡器电路的噪声、振荡频率的大范围调整和频率变化的连续性。

(2)3位3阶Sigma-Delta调制器如附图5所示。

通常的分数频率合成器是通过反馈回路中的整数分频比周期性跳变来实现的，例如：假设分频模式在4和5之间以50％的分配比例交替分频，那么等效的分频模式就是平均值4.5。这种分数分频模式在频率合成器的输出端将产生有害的相位杂散，称为分数杂散。输出信号存在分数杂散是分数频率合成器的主要缺点。常用的方法有补偿和随机切换方法，但是提高了噪声的水平。由于过采样Sigma-Delta调制技术具有噪声整形的能力，能够将噪声功率谱在信号带内部分搬移到带外而通过滤波器滤除。过采样Sigma-Delta调制技术的基本工作原理是：调制器对输入信号进行过采样、低位量化和噪声整形。由于过采样特性，量化噪声的功率谱幅度降低(整个噪声功率不变)；量化噪声通过一个噪声整型器(对输入信号起低通作用，而对量化噪声起高通作用)，将量化噪声功率的绝大部分搬移到信号有效区域之外，这样由过采样移出的噪声不会与信号频谱混叠，从而可以通过简单的低通滤波有效地抑制噪声。本实施例采用一个3位3阶的Sigma-Delta调制器来对分数分频模N_frac进行编码；由于采用3位量化器，那么调制器的输出为：N_out＝{-3，-2，-1，0，1，，3}。即：分数分频模N_frac是由-3，-2，-1，0，1，2，3组合编码表示，由N_frac和调制器结构决定其编码方式。实测中发现调制器的输出序列中绝大部分为0，1，2，很少取到3。对输出序列进行低通滤波则可以得到分数分频模N_frac。如果整数分频为N，那么多模分频器中的模数主要有：N，N+1和N+2。在本发明中，N是一个8位的整数，由频率合成器的外部需求决定。

采用的3位3阶的Sigma-Delta调制器的电路结构如附图5，这种结构电路简单，具有较好的噪声抑制性能。该电路采用二进制补码系统来实现减法运算，所有调制器的内部运算单元都采用二十四位精度，并采用了三位量化器；其输出与8位整数相加，得到多模分频器的输入，即：N+N_out。其在z域噪声传输函数为：

$\mathrm{NTF}\left(z\right)=\frac{{(1-z^{-1})}^3}{1-z^{-1}+0.25z^{-3}}---\left(2\right)$

相位噪声谱密度为：

$S_{\mathrm{\φ}}\left(f\right)=\frac{{\mathrm{\π}}^2}{3f_s}{[2\·\sin \left(\frac{f}{f_s}\right)]}^4---\left(3\right)$

其中f_s为调制器的采样频率。采用的时钟是参考频率时钟f_s＝f_R，不需要额外的时钟，采用此种电路较为简单。多模分频器的原理是：多模分频器根据模式输入，即：N+N_out，对振荡器的输出信号频率fout进行分频，即得到输出频率为f_out/N+N_out的信号。合成器锁定时有f_R＝f_out/N+N_out。

本发明电路实现了分数分频的模式，电路实现的结构相对简单，对分数分频引入的杂散噪声具有很好的抑制作用。

(3)采用的自适应的用于曲线选择的控制器如附图4所示。

控制器的作用是实现锁相环路在一个比较大的范围内对频率跟踪锁定。控制器的输入为PFD输出的控制脉冲信号U_P和D_n，以及由两个比较器得到的超出模拟调制频率范围上限信号O_P和下限信号O_D，输出信号为控制VCO的CSC阵列的6位数字信号B₅B₄B₃B₂B₁B₀。控制逻辑单元根据输入信号来控制计数器，计数器的值存入寄存器，由存储器输出6位数字信号以控制VCO的CSC阵列(实际情况中，此处的寄存器也可以省略，直接由计数器输出六位控制信号B₅B₄B₃B₂B₁B₀)。整个频率合成器如同锁相环电路一样，工作于负反馈模式，是一种自适应的频率跟踪器。控制器的具体算法为：当信号O_P和U_P为高电平时，计数器向上计数，因为工作于负反馈，因而导致U_P信号转化为低电平，同时模拟控制电压V_ctrl也变小；当信号D_n和O_D为高电平时，计数器向下计数，此时导致D_n信号转化为低电平，同时模拟控制电压V_ctrl也变大；在其它电平时，计数器不工作，保持不变，模拟控制电压V_ctrl趋于一个固定的值，此时PFD的2个输入信号频率相同，合成器锁定。自适应曲线选择算法的目的是在频率合成器在受到外界干扰时，尽快的使计数器和模拟控制电压V_ctrl保持一个常数，使得PFD的2个输入信号的频率差为零。

该分数分频频率合成器已经采用0.25um CMOS工艺实现。该芯片的总面积约为1.13×0.93mm2，工作于3V电压，消耗的总电流为21.8mA。测试VCO的输出频率变化范围为1.2-1.860GHz，大约为650MHz。VCO的调谐系数在6-11MHz/V间。频率合成器的测试性能如表1所示。

表1频率合成器的测试性能总结

电源电压	3V
		消耗电流	21.8mA
频率范围	1.2-1.86GHz
		最小频率分辩率	＜3Hz
带内噪声@10kHz	-86.2dBc/Hz
		带外噪声@2MHz	-130dBc/Hz
噪声杂散@200kHz	-81.6dBc
		锁定时间	＜180us

Claims (9)

1、一种锁相环频率合成器，其特征在于，包括：

一鉴频鉴相器，该鉴频鉴相器的一个输入端接参考频率信号；

一电荷泵，该电荷泵的输入端连接鉴频鉴相器的输出端；

一低通滤波器，该低通滤波器的输入端连接电荷泵的输出端；

一压控振荡器，该压控振荡器的模拟信号输入端连接低通滤波器的输出端，该压控振荡器的输出端输出信号的频率为fvoc；

一分频器，该分频器的输入端连接压控振荡器的输出端，该分频器的输出端连接鉴频鉴相器的另一个输入端；

一控制器，该控制器的一个输入端连接鉴频鉴相器的输出端，另一个输入端连接低通滤波器的输出端，其多位数字信号输出端连接压控振荡器的数字信号输入端。

2、如权利要求1所述的一种锁相环频率合成器，其特征在于，所述的压控振荡器为宽频差分LC振荡器，具体电路为：电感L1和L2的两个正同名端连接电源电压Vcc，电感L1的负同名端E和电感L2的负同名端F分别连接N沟道增强型MOS管M1的D极和N沟道增强型MOS管M2的D极，N沟道增强型MOS管M1的G极和N沟道增强型MOS管M2的G极分别连接F和E点，N沟道增强型MOS管M1和M2的S极相接到K点并通过一尾电流源滤波支路接地；所述E和F点均连接一CSC阵列，该CSC阵列的输入端连接所述控制器的多位数字信号输出端；低通滤波器的输出信号Vctrl通过两个相同的模拟控制支路分别连接E和F点。

3、如权利要求2所述的一种锁相环频率合成器，其特征在于，所述的模拟控制支路的为低通滤波器的输出信号Vctrl连接电阻的一端，电阻的另一端通过一个变容二极管接地，同时通过一个电容连接E点或F点；E点或F点通过另一个电容接地。

4、如权利要求2所述的一种锁相环频率合成器，其特征在于，所述的尾电流源滤波支路为：电感L3的正同名端连接K点，负同名端连接N沟道增强型MOS管M3的D极，N沟道增强型MOS管M3的G极接偏置电压VB，N沟道增强型MOS管M3的S极接地；电感L3的负同名端通过电容C5接地。

5、如权利要求2所述的一种锁相环频率合成器，其特征在于，所述的CSC阵列为多个开关电容支路并联，每一个开关电容支路由一个电容和一个N沟道增强型MOS管串联组成，具体电路为：电容一端接E点或F点，另一端接N沟道增强型MOS管的D极，N沟道增强型MOS管G极接所述控制器的多位数字信号输出端的一位；N沟道增强型MOS管的S极接地；该并联的多个开关电容支路中电容的电容值分别为C、2C、4C，...，(2^n)*C，其中n为大于1的正整数，C为其中最小电容的电容值。

6、如权利要求1所述的一种锁相环频率合成器，其特征在于，所述的分频器为多模分频器；所述的锁相环频率合成器还包括一Sigma-delta调制器和一加法器，所述的Sigma-delta调制器的一个输入端连接参考频率信号，另一个输入端连接分数分频模Nfrac，其输出端连接所述加法器的一个输入端，加法器的另一个输入端连接整数分频模N，加法器的输出端连接多模分频器的多模输入端。

7、如权利要求6所述的一种锁相环频率合成器，其特征在于，所述的Sigma-delta调制器为包含3位量化器的3阶全数字的Sigma-delta调制器。

8、如权利要求1至7之一所述的一种锁相环频率合成器，其特征在于，所述的控制器包括第一比较器、第二比较器、一逻辑控制单元、一计数器和一寄存器，第一比较器的输入端接电平信号VH，另一个输入端接低通滤波器的输出信号Vctrl，第二比较器的输入端接电平信号VL，另一个输入端接低通滤波器的输出信号Vctrl；逻辑控制单元的2个输入端分别接鉴频鉴相器的输出信号U_P和D_N，另2个输出端分别连接第一比较器和第二比较器的输出端，逻辑控制单元的输出端接计数器的输入端，计数器的输出端连接寄存器，寄存器输出多位数字信号到所述压控振荡器。

9、如权利要求8所述的一种锁相环频率合成器，其特征在于，所述的寄存器为6位、8位、12位、16位或32位。

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