JPH10261957A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH10261957A JPH10261957A JP9066686A JP6668697A JPH10261957A JP H10261957 A JPH10261957 A JP H10261957A JP 9066686 A JP9066686 A JP 9066686A JP 6668697 A JP6668697 A JP 6668697A JP H10261957 A JPH10261957 A JP H10261957A
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- 230000010355 oscillation Effects 0.000 claims abstract description 10
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- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、広帯域なプルインレンジとロック
インレンジ、及び高速な応答特性を有し、かつ良好なＳ
Ｎ比が得られるＰＬＬ回路を提供する。 【解決手段】 制御電圧で発振周波数を制御できるＶＣ
Ｏと、該ＶＣＯの発振周波数と基準信号とを受けて、制
御電圧により位相比較感度の制御された位相誤差信号を
出力する位相比較器と、該位相比較器の誤差信号に比例
して直流電圧に変換する低域通過フィルタと、該低域通
過フィルタの直流電圧を前記ＶＣＯの制御電圧とし、該
直流電圧を受けて、前記位相比較器に位相比較感度を制
御する電圧を与える位相同期検出回路と、を具備した解
決手段。
インレンジ、及び高速な応答特性を有し、かつ良好なＳ
Ｎ比が得られるＰＬＬ回路を提供する。 【解決手段】 制御電圧で発振周波数を制御できるＶＣ
Ｏと、該ＶＣＯの発振周波数と基準信号とを受けて、制
御電圧により位相比較感度の制御された位相誤差信号を
出力する位相比較器と、該位相比較器の誤差信号に比例
して直流電圧に変換する低域通過フィルタと、該低域通
過フィルタの直流電圧を前記ＶＣＯの制御電圧とし、該
直流電圧を受けて、前記位相比較器に位相比較感度を制
御する電圧を与える位相同期検出回路と、を具備した解
決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、位相比較感度を制
御できる位相比較器を使用した、アナログ形のＰＬＬ回
路に関する。
御できる位相比較器を使用した、アナログ形のＰＬＬ回
路に関する。
【０００２】
【従来の技術】従来技術の例について、図３を参照して
説明する。図３に示すように、従来のＰＬＬ回路の構成
は、位相比較器１０と、低域通過フィルタ２０と、ＶＣ
Ｏ３０とで構成している。
説明する。図３に示すように、従来のＰＬＬ回路の構成
は、位相比較器１０と、低域通過フィルタ２０と、ＶＣ
Ｏ３０とで構成している。
【０００３】従来のＰＬＬ回路は、基準となる基準信号
と、電圧制御発振器のＶＣＯ３０の発振周波数とを位相
比較器１０で位相比較し、ループの動特性を決める低域
通過フィルタ２０で位相誤差信号を誤差電圧に変換し、
この誤差電圧によって電圧制御発振器のＶＣＯ３０の発
振周波数をフィードバック制御することにより、基準信
号との位相つまり周波数とが一致した出力信号を得てい
る。
と、電圧制御発振器のＶＣＯ３０の発振周波数とを位相
比較器１０で位相比較し、ループの動特性を決める低域
通過フィルタ２０で位相誤差信号を誤差電圧に変換し、
この誤差電圧によって電圧制御発振器のＶＣＯ３０の発
振周波数をフィードバック制御することにより、基準信
号との位相つまり周波数とが一致した出力信号を得てい
る。
【０００４】ＰＬＬ回路が使用される応用例としては、
ＶＣＯと位相比較器との間に分周回路を追加した周波数
シンセサイザや、周波数変調器などがある。
ＶＣＯと位相比較器との間に分周回路を追加した周波数
シンセサイザや、周波数変調器などがある。
【０００５】従来、アナログ形のＰＬＬ回路は、位相比
較器１０としては乗算器を使用している。例えば、乗算
器としてはダブルバランスドミキサ等を使用している。
較器１０としては乗算器を使用している。例えば、乗算
器としてはダブルバランスドミキサ等を使用している。
【０００６】この場合、基準信号Ｖ1 を下記式（１）と
し、電圧制御発振器のＶＣＯ３０の出力信号Ｖ2 を下記
式（２）とすれば、位相比較器１０の乗算器により乗算
した電圧Ｖ3 は下記式（３）となる。 Ｖ1 ＝２１／２ Ａsin θ(t) ・・・・（１） Ｖ2 ＝２１／２ Ｂcos θ'(t) ・・・・（２） Ｖ3 ＝Ａsin(θ(t) −θ'(t)) ＋Ａcos ((θ(t) ＋θ'(t)) ・・・・（３）
し、電圧制御発振器のＶＣＯ３０の出力信号Ｖ2 を下記
式（２）とすれば、位相比較器１０の乗算器により乗算
した電圧Ｖ3 は下記式（３）となる。 Ｖ1 ＝２１／２ Ａsin θ(t) ・・・・（１） Ｖ2 ＝２１／２ Ｂcos θ'(t) ・・・・（２） Ｖ3 ＝Ａsin(θ(t) −θ'(t)) ＋Ａcos ((θ(t) ＋θ'(t)) ・・・・（３）
【０００７】ここで、位相比較器１０から乗算出力され
る信号Ｖ3 は、上記（３）式の右辺に示すように、第１
項で示す差の成分と、第２項で示す和の成分として出力
される。さらに、位相比較器１０の出力に低域通過フィ
ルタ２０を通過させることによって、第２項の和の成分
を除去し、第１項の位相の差の成分を取り出して、位相
誤差に比例した直流電圧を得ている。
る信号Ｖ3 は、上記（３）式の右辺に示すように、第１
項で示す差の成分と、第２項で示す和の成分として出力
される。さらに、位相比較器１０の出力に低域通過フィ
ルタ２０を通過させることによって、第２項の和の成分
を除去し、第１項の位相の差の成分を取り出して、位相
誤差に比例した直流電圧を得ている。
【０００８】また、第１項の位相誤差に比例した直流電
圧成分を、電圧制御発振器のＶＣＯ３０の制御電圧とし
て印加する。そして、ＶＣＯ３０の出力信号が位相比較
器１０にフィードバックされて制御電圧により位相差が
少なくなるように変化して、ロック状態になると基準信
号の位相と一致して、すなわち基準信号とＶＣＯ３０と
の発振周波数が一致する。
圧成分を、電圧制御発振器のＶＣＯ３０の制御電圧とし
て印加する。そして、ＶＣＯ３０の出力信号が位相比較
器１０にフィードバックされて制御電圧により位相差が
少なくなるように変化して、ロック状態になると基準信
号の位相と一致して、すなわち基準信号とＶＣＯ３０と
の発振周波数が一致する。
【０００９】一般に、ＰＬＬ回路は、周波数引込み（プ
ルイン）過程で基準信号と出力信号との周波数が近接
し、位相同期（ロックイン）過程でそれらが同期すると
いう２段階がある。
ルイン）過程で基準信号と出力信号との周波数が近接
し、位相同期（ロックイン）過程でそれらが同期すると
いう２段階がある。
【００１０】一方、ＰＬＬ回路のロックレンジは、ＰＬ
Ｌがどれだけの周波数差まで同期を保持できるかを示
す。また、プルインレンジは、位相同期ループが位相同
期する周波数範囲をいい、キャプチャレンジともいう。
そして、ロックインレンジは、ループが位相同期する際
に基準周波数がＶＣＯ３０の自走周波数にどれだけ近づ
かなければならないかを示すものである。一般に、それ
ぞれの間には下記の式（４）の関係がある。 ロックレンジ＞プルインレンジ＞ロックインレンジ ・・・・（４）
Ｌがどれだけの周波数差まで同期を保持できるかを示
す。また、プルインレンジは、位相同期ループが位相同
期する周波数範囲をいい、キャプチャレンジともいう。
そして、ロックインレンジは、ループが位相同期する際
に基準周波数がＶＣＯ３０の自走周波数にどれだけ近づ
かなければならないかを示すものである。一般に、それ
ぞれの間には下記の式（４）の関係がある。 ロックレンジ＞プルインレンジ＞ロックインレンジ ・・・・（４）
【００１１】ところで、ＰＬＬ回路のダイナミック（動
的）特性は、低域通過フィルタ２０の過度応答特性によ
って制御される。もし、基準信号とＶＣＯ３０との周波
数差が相当大きいと、その差信号は周波数が高すぎて低
域通過フィルタ２０を通過できない場合もある。この結
果として、この差信号はループのプルインレンジを越え
ていることになる。
的）特性は、低域通過フィルタ２０の過度応答特性によ
って制御される。もし、基準信号とＶＣＯ３０との周波
数差が相当大きいと、その差信号は周波数が高すぎて低
域通過フィルタ２０を通過できない場合もある。この結
果として、この差信号はループのプルインレンジを越え
ていることになる。
【００１２】一方、ループが一度ロックイン状態に入れ
ば、基準信号の周波数の変化に追随するループの応答速
度は低域通過フィルタ２０によってのみ制限される。そ
して、システムが瞬間的な雑音によってロック状態がは
ずれても、低域通過フィルタが一種の短時間記憶能力を
持っているので元の基準信号を再び捕獲できる。
ば、基準信号の周波数の変化に追随するループの応答速
度は低域通過フィルタ２０によってのみ制限される。そ
して、システムが瞬間的な雑音によってロック状態がは
ずれても、低域通過フィルタが一種の短時間記憶能力を
持っているので元の基準信号を再び捕獲できる。
【００１３】一般に、ＰＬＬ回路の主特性であるＳＮ比
と、プルインレンジおよびロックインレンジと、応答速
度とは、フィードバックループのループゲインに大きく
依存している。即ち、ループゲインが増加すると、プル
インレンジとロックインレンジは広がり、同期するまで
にかかる時間も短縮されるが、ＳＮ比は悪化する。逆
に、ループゲインが減少すると、プルインレンジとロッ
クインレンジは狭まり、高速な同期ができなくなるが、
ＳＮ比は向上する。
と、プルインレンジおよびロックインレンジと、応答速
度とは、フィードバックループのループゲインに大きく
依存している。即ち、ループゲインが増加すると、プル
インレンジとロックインレンジは広がり、同期するまで
にかかる時間も短縮されるが、ＳＮ比は悪化する。逆
に、ループゲインが減少すると、プルインレンジとロッ
クインレンジは狭まり、高速な同期ができなくなるが、
ＳＮ比は向上する。
【００１４】
【発明が解決しようとする課題】上述したように、従来
のダイオードを使用したダブルバランスドミキサ等の位
相比較器を用いて、ＶＣＯの発振周波数を制御するＰＬ
Ｌ回路では、そのフィードバックループのループゲイン
の性質から、広帯域なプルインレンジとロックインレン
ジと、及び高速な応答特性を有し、かつ良好なＳＮ比を
同時に得ることは非常に困難であった。
のダイオードを使用したダブルバランスドミキサ等の位
相比較器を用いて、ＶＣＯの発振周波数を制御するＰＬ
Ｌ回路では、そのフィードバックループのループゲイン
の性質から、広帯域なプルインレンジとロックインレン
ジと、及び高速な応答特性を有し、かつ良好なＳＮ比を
同時に得ることは非常に困難であった。
【００１５】そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、広帯域なプルインレンジと
ロックインレンジ、及び高速な応答特性を有し、かつ良
好なＳＮ比が得られるＰＬＬ回路を提供することにあ
る。
されたもので、その目的は、広帯域なプルインレンジと
ロックインレンジ、及び高速な応答特性を有し、かつ良
好なＳＮ比が得られるＰＬＬ回路を提供することにあ
る。
【００１６】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた発明の第１は、アナログ形のＰＬＬ回
路において、第１の制御電圧により発振周波数を制御で
きるＶＣＯと、該ＶＣＯの発振周波数と基準信号とを受
けて、第２の制御電圧により位相比較感度の制御された
位相誤差信号を出力する位相比較器と、該位相比較器の
誤差信号に比例して直流電圧に変換する低域通過フィル
タと、該低域通過フィルタの直流電圧を、前記ＶＣＯの
第１の制御電圧として与え、該低域通過フィルタの直流
電圧を受けて、前記位相比較器に与える第２の制御電圧
を生成する位相同期検出回路と、を具備していることを
特徴としたＰＬＬ回路を要旨としている。
るためになされた発明の第１は、アナログ形のＰＬＬ回
路において、第１の制御電圧により発振周波数を制御で
きるＶＣＯと、該ＶＣＯの発振周波数と基準信号とを受
けて、第２の制御電圧により位相比較感度の制御された
位相誤差信号を出力する位相比較器と、該位相比較器の
誤差信号に比例して直流電圧に変換する低域通過フィル
タと、該低域通過フィルタの直流電圧を、前記ＶＣＯの
第１の制御電圧として与え、該低域通過フィルタの直流
電圧を受けて、前記位相比較器に与える第２の制御電圧
を生成する位相同期検出回路と、を具備していることを
特徴としたＰＬＬ回路を要旨としている。
【００１７】また、上記目的を達成するためになされた
発明の第２は、基準信号をデュアルゲートＦＥＴの第１
のゲートに受け、ＶＣＯの出力を第２のゲートに受け
て、位相同期検出回路の制御電圧を第２のゲートに与え
て位相比較感度を制御する位相比較器とした発明の第１
に記載のＰＬＬ回路を要旨としている。
発明の第２は、基準信号をデュアルゲートＦＥＴの第１
のゲートに受け、ＶＣＯの出力を第２のゲートに受け
て、位相同期検出回路の制御電圧を第２のゲートに与え
て位相比較感度を制御する位相比較器とした発明の第１
に記載のＰＬＬ回路を要旨としている。
【００１８】
【発明の実施の形態】本発明の実施の形態については、
実施例において説明する。
実施例において説明する。
【００１９】
【実施例】次に、本発明の実施例について、図１と、図
２とを参照して説明する。図１に示すように、本発明の
アナログ形のＰＬＬ回路は、位相比較器１１と、低域通
過フィルタ２０と、ＶＣＯ３０と、位相同期検出回路４
０とで構成している。次に、このＰＬＬ回路の動作につ
いて説明する。
２とを参照して説明する。図１に示すように、本発明の
アナログ形のＰＬＬ回路は、位相比較器１１と、低域通
過フィルタ２０と、ＶＣＯ３０と、位相同期検出回路４
０とで構成している。次に、このＰＬＬ回路の動作につ
いて説明する。
【００２０】このＰＬＬ回路の位相比較器１１として
は、例えば２つのゲート入力を有するデュアルゲートＦ
ＥＴを使用して、一方のゲートＧ1 には基準信号Ｖ1 を
入力し、他方のゲートＧ2 にはＤＣカットのコンデンサ
Ｃを介してＶＣＯ３０の出力Ｖ2 をフィードバックして
いる。
は、例えば２つのゲート入力を有するデュアルゲートＦ
ＥＴを使用して、一方のゲートＧ1 には基準信号Ｖ1 を
入力し、他方のゲートＧ2 にはＤＣカットのコンデンサ
Ｃを介してＶＣＯ３０の出力Ｖ2 をフィードバックして
いる。
【００２１】そして、デュアルゲートＦＥＴは、ゲート
Ｇ2 の電圧により順方向アドミタンス｜Ｙｆｓ｜が変化
する性質を利用して乗算動作させている。ここで、順方
向アドミタンス｜Ｙfs｜とは、下記式（５）で表される
微小ゲート・ソース間電圧変化ΔＶG2S に対するドレイ
ン電流ΔＩｄの変化であり、また回路設計上でのゲイン
の目安とすることができる値である。 ｜Ｙfs｜＝ΔＩd ／ΔＶG2S ・・・・（５）
Ｇ2 の電圧により順方向アドミタンス｜Ｙｆｓ｜が変化
する性質を利用して乗算動作させている。ここで、順方
向アドミタンス｜Ｙfs｜とは、下記式（５）で表される
微小ゲート・ソース間電圧変化ΔＶG2S に対するドレイ
ン電流ΔＩｄの変化であり、また回路設計上でのゲイン
の目安とすることができる値である。 ｜Ｙfs｜＝ΔＩd ／ΔＶG2S ・・・・（５）
【００２２】例えば、図２において、ゲートＧ2 とソー
ス間の電圧ＶG2S の動作点を１Ｖとして、ゲートＧ2 に
１Ｖp-p の信号電圧Ｖ2 を印加したとすると、Ｖ2 の振
幅の電圧変化で順方向アドミタンス｜Ｙfs｜が２ｍＳ〜
１６ｍＳまで変化する。そして、デュアルゲートＦＥＴ
の出力は、ゲインＧをＡ倍とすると、Ｖ2 の振幅により
変化するので、Ｖ2 の振幅×Ａ倍の変化となる。
ス間の電圧ＶG2S の動作点を１Ｖとして、ゲートＧ2 に
１Ｖp-p の信号電圧Ｖ2 を印加したとすると、Ｖ2 の振
幅の電圧変化で順方向アドミタンス｜Ｙfs｜が２ｍＳ〜
１６ｍＳまで変化する。そして、デュアルゲートＦＥＴ
の出力は、ゲインＧをＡ倍とすると、Ｖ2 の振幅により
変化するので、Ｖ2 の振幅×Ａ倍の変化となる。
【００２３】つまり、デュアルゲートＦＥＴは乗算器と
して動作し、またゲートＧ2 とソース間の電圧ＶG2S を
制御して、位相比較感度が制御できる位相比較器として
使用することができる。
して動作し、またゲートＧ2 とソース間の電圧ＶG2S を
制御して、位相比較感度が制御できる位相比較器として
使用することができる。
【００２４】従って、位相比較器１１として、このデュ
アルゲートＦＥＴを使用した場合、入力された基準信号
Ｖ1 は、ＶＣＯ３０の出力信号Ｖ2 と乗算され、基準信
号とＶＣＯ３０の出力周波数との和と差の成分が、位相
比較器１１から出力される。
アルゲートＦＥＴを使用した場合、入力された基準信号
Ｖ1 は、ＶＣＯ３０の出力信号Ｖ2 と乗算され、基準信
号とＶＣＯ３０の出力周波数との和と差の成分が、位相
比較器１１から出力される。
【００２５】一方、位相同期検出回路４０は、低域通過
フィルタ２０の出力を受けて、ＰＬＬ回路が位相同期す
る過程と、位相同期の終了したときとを検出してデュア
ルゲートＦＥＴのゲートＧ2 とソース間の電圧ＶG2S の
電圧を制御している。
フィルタ２０の出力を受けて、ＰＬＬ回路が位相同期す
る過程と、位相同期の終了したときとを検出してデュア
ルゲートＦＥＴのゲートＧ2 とソース間の電圧ＶG2S の
電圧を制御している。
【００２６】つまり、基準信号Ｖ1 とＶＣＯ３０の出力
信号Ｖ2 とが位相同期する過程では、デュアルゲートＦ
ＥＴのゲートＧ2 とソース間の電圧を低くし、また位相
同期の終了したときは、デュアルゲートＦＥＴのゲート
Ｇ2 とソース間の電圧を高くし、ゲインを制御してい
る。
信号Ｖ2 とが位相同期する過程では、デュアルゲートＦ
ＥＴのゲートＧ2 とソース間の電圧を低くし、また位相
同期の終了したときは、デュアルゲートＦＥＴのゲート
Ｇ2 とソース間の電圧を高くし、ゲインを制御してい
る。
【００２７】例えば、位相同期する過程のときはバイア
ス電圧を１．０Ｖとし、デュアルゲートＦＥＴのゲイン
を上げてループゲインが大きくなるようにして、また位
相同期の終了したときはバイアス電圧を０．４Ｖとし、
デュアルゲートＦＥＴのゲインを下げてループゲインが
小さくなるようにしている。
ス電圧を１．０Ｖとし、デュアルゲートＦＥＴのゲイン
を上げてループゲインが大きくなるようにして、また位
相同期の終了したときはバイアス電圧を０．４Ｖとし、
デュアルゲートＦＥＴのゲインを下げてループゲインが
小さくなるようにしている。
【００２８】従って、ＰＬＬ回路の位相同期する過程で
は、ループゲインが大きくなるので広帯域なプルインレ
ンジおよびロックインレンジの高速応答が実現でき、位
相同期の終了した状態ではループゲインが小さくなるの
で良好なＳＮ比が得られるＰＬＬ回路となる。
は、ループゲインが大きくなるので広帯域なプルインレ
ンジおよびロックインレンジの高速応答が実現でき、位
相同期の終了した状態ではループゲインが小さくなるの
で良好なＳＮ比が得られるＰＬＬ回路となる。
【００２９】以下、基準となる基準信号Ｖ1 を下記式
（６）、電圧制御発振器のＶＣＯ３０の出力信号Ｖ2 を
下記式（７）として、一般関係式により説明する。 Ｖ1 ＝２１／２ sin θ(t) ・・・・（６ ） Ｖ2 ＝２１／２ cos θ'(t) ・・・・（７ ） ここで、位相比較器１１のゲインをＧとすると、位相比
較器１１から乗算出力される信号Ｖ3 は下記式（８）と
なる。 Ｖ3 ＝Ｖ1 ×Ｖ2 ＝２１／２ Ａsin θ(t) ×２１／２ Ｂcos θ'(t)×Ｇ ＝ＡＢＧsin(θ(t) −θ'(t)) ＋ＡＢＧcos ((θ(t) ＋θ'(t)) （８） ここで、右辺の第１項で示す差のＤＣ成分は、Ｇ倍され
て出力されている。
（６）、電圧制御発振器のＶＣＯ３０の出力信号Ｖ2 を
下記式（７）として、一般関係式により説明する。 Ｖ1 ＝２１／２ sin θ(t) ・・・・（６ ） Ｖ2 ＝２１／２ cos θ'(t) ・・・・（７ ） ここで、位相比較器１１のゲインをＧとすると、位相比
較器１１から乗算出力される信号Ｖ3 は下記式（８）と
なる。 Ｖ3 ＝Ｖ1 ×Ｖ2 ＝２１／２ Ａsin θ(t) ×２１／２ Ｂcos θ'(t)×Ｇ ＝ＡＢＧsin(θ(t) −θ'(t)) ＋ＡＢＧcos ((θ(t) ＋θ'(t)) （８） ここで、右辺の第１項で示す差のＤＣ成分は、Ｇ倍され
て出力されている。
【００３０】次に、低域通過フィルタ２０を用いること
によって、式（８）の右辺の第１項の周波数の差の成分
の制御電圧Ｖ4 下記式（９）となる。 Ｖ3 ＝ＡＢＧsin(θ(t) −θ'(t)) ・・・・（９）
によって、式（８）の右辺の第１項の周波数の差の成分
の制御電圧Ｖ4 下記式（９）となる。 Ｖ3 ＝ＡＢＧsin(θ(t) −θ'(t)) ・・・・（９）
【００３１】そして、低域通過フィルタ２０を介して誤
差成分だけを取出し、ＶＣＯ３０の発振周波数を制御す
ることによりループゲインの十分大きなフィードバック
ループを形成している。
差成分だけを取出し、ＶＣＯ３０の発振周波数を制御す
ることによりループゲインの十分大きなフィードバック
ループを形成している。
【００３２】一方、ＰＬＬ回路において、基準信号Ｖ1
の角周波数をΔω、ループゲインをＫとすると、下記式
（１０）の関係がある。 ｜Δω｜≦ＡＢＧＫ ・・・（１０） ここで、ＡＢＧＫは、ＰＬＬ閉ループのループゲインで
ある。また上記式（１０）は、ΔωがＡＢＧＫ以下のと
きに、ＰＬＬ回路が位相同期することを示す。つまり、
ＰＬＬ回路が位相同期する過程では、ＡＢＧＫを大きく
することにより、広帯域における高速応答の位相同期を
可能としている。
の角周波数をΔω、ループゲインをＫとすると、下記式
（１０）の関係がある。 ｜Δω｜≦ＡＢＧＫ ・・・（１０） ここで、ＡＢＧＫは、ＰＬＬ閉ループのループゲインで
ある。また上記式（１０）は、ΔωがＡＢＧＫ以下のと
きに、ＰＬＬ回路が位相同期することを示す。つまり、
ＰＬＬ回路が位相同期する過程では、ＡＢＧＫを大きく
することにより、広帯域における高速応答の位相同期を
可能としている。
【００３３】さらに、ＰＬＬ回路の雑音帯域幅ＢＷは、
下記式（１１）で表される。 ＢＷ＝ＡＢＧＫ／４ ・・・（１１） つまり、雑音帯域幅ＢＷは、ループゲインに比例する。
すなわち、ＰＬＬ回路が位相同期の終了した状態では、
ＡＢＧＫを小さくすることにより雑音が減少して、その
結果ＳＮを良くすることができる。
下記式（１１）で表される。 ＢＷ＝ＡＢＧＫ／４ ・・・（１１） つまり、雑音帯域幅ＢＷは、ループゲインに比例する。
すなわち、ＰＬＬ回路が位相同期の終了した状態では、
ＡＢＧＫを小さくすることにより雑音が減少して、その
結果ＳＮを良くすることができる。
【００３４】そこで、以上のことから、本発明のＰＬＬ
回路では、低域通過フィルタ２０の出力を検出して位相
同期過程においては位相同期検出回路４０の制御電圧Ｖ
5 により位相比較器１１のゲインＧを制御してループゲ
インを大きくし、位相同期の終了した状態ではループゲ
インを小さくしている。従って、広帯域なプルインレン
ジとロックインレンジで高速応答が実現でき、良好なＳ
Ｎ比を有するＰＬＬ回路を得ることが出来る。
回路では、低域通過フィルタ２０の出力を検出して位相
同期過程においては位相同期検出回路４０の制御電圧Ｖ
5 により位相比較器１１のゲインＧを制御してループゲ
インを大きくし、位相同期の終了した状態ではループゲ
インを小さくしている。従って、広帯域なプルインレン
ジとロックインレンジで高速応答が実現でき、良好なＳ
Ｎ比を有するＰＬＬ回路を得ることが出来る。
【００３５】ところで、本発明の実施例において、位相
比較器としてはデュアルゲートＦＥＴとして説明した
が、位相比較感度を制御する他の能動素子で構成しても
同様に実現できる。
比較器としてはデュアルゲートＦＥＴとして説明した
が、位相比較感度を制御する他の能動素子で構成しても
同様に実現できる。
【００３６】
【発明の効果】以上説明したように本発明は、位相比較
感度を制御できる位相比較器を使用したので、ＰＬＬ回
路の位相同期過程においては、ループゲインが大きいの
で広帯域のプルインレンジとロックインレンジ、および
高速応答が実現でき、かつ位相同期の終了した状態では
良好なＳＮ比が得られる効果がある。
感度を制御できる位相比較器を使用したので、ＰＬＬ回
路の位相同期過程においては、ループゲインが大きいの
で広帯域のプルインレンジとロックインレンジ、および
高速応答が実現でき、かつ位相同期の終了した状態では
良好なＳＮ比が得られる効果がある。
【００３７】さらに、このＰＬＬ回路を使用することに
より、例えば、広帯域で、高速な復調機能をもった受信
機が実現できる。したがって、通信および計測器分野で
高速な信号処理が可能となる効果がある。
より、例えば、広帯域で、高速な復調機能をもった受信
機が実現できる。したがって、通信および計測器分野で
高速な信号処理が可能となる効果がある。
【図１】本発明のＰＬＬ回路のブロック図である。
【図２】デュアルゲートＦＥＴの動作特性図である。
【図３】従来のＰＬＬ回路のブロック図である。
１０、１１ 位相比較器 ２０ 低域通過フィルタ ３０ ＶＣＯ ４０ 位相同期検出回路
Claims (2)
- 【請求項１】アナログ形のＰＬＬ回路において、 第１の制御電圧により発振周波数を制御できるＶＣＯ
と、 該ＶＣＯの発振周波数と基準信号とを受けて、第２の制
御電圧により位相比較感度の制御された位相誤差信号を
出力する位相比較器と、 該位相比較器の誤差信号に比例して直流電圧に変換する
低域通過フィルタと、 該低域通過フィルタの直流電圧を、前記ＶＣＯの第１の
制御電圧として与え、該低域通過フィルタの直流電圧を
受けて、前記位相比較器に与える第２の制御電圧を生成
する位相同期検出回路と、 を具備していることを特徴としたＰＬＬ回路。 - 【請求項２】基準信号をデュアルゲートＦＥＴの第１の
ゲートに受け、ＶＣＯの出力を第２のゲートに受けて、
位相同期検出回路の制御電圧を第２のゲートに与えて位
相比較感度を制御する位相比較器とした請求項１記載の
ＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066686A JPH10261957A (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
| US09/041,095 US5973572A (en) | 1997-03-19 | 1998-03-12 | Phase lock loop circuit with variable loop gain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066686A JPH10261957A (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261957A true JPH10261957A (ja) | 1998-09-29 |
Family
ID=13323075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066686A Withdrawn JPH10261957A (ja) | 1997-03-19 | 1997-03-19 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5973572A (ja) |
| JP (1) | JPH10261957A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001292060A (ja) * | 2000-04-07 | 2001-10-19 | Nec Corp | 位相比較装置および位相比較方法 |
| KR100473265B1 (ko) * | 2000-09-09 | 2005-03-07 | 엘지전자 주식회사 | 통신시스템의 위상잡음 감지장치 |
| US6624707B1 (en) * | 2001-01-02 | 2003-09-23 | National Semiconductor Corporation | Method and circuit for improving lock-time performance for a phase-locked loop |
| US6466100B2 (en) | 2001-01-08 | 2002-10-15 | International Business Machines Corporation | Linear voltage controlled oscillator transconductor with gain compensation |
| DE10132799A1 (de) * | 2001-07-06 | 2002-10-02 | Infineon Technologies Ag | Phasenregelschleife |
| CN100373776C (zh) * | 2002-06-28 | 2008-03-05 | 先进微装置公司 | 具有自动频率调整的锁相回路 |
| US7046093B1 (en) | 2003-08-27 | 2006-05-16 | Intergrated Device Technology, Inc. | Dynamic phase-locked loop circuits and methods of operation thereof |
| GB2426879C (en) * | 2003-12-12 | 2008-01-21 | Qualcomm Inc | A phase locked loop that sets gain automatically |
| KR100560434B1 (ko) | 2003-12-17 | 2006-03-13 | 한국전자통신연구원 | 범용 망 동기 시스템 클럭 공급 장치 |
| TWI226150B (en) * | 2004-03-17 | 2005-01-01 | Mediatek Inc | Phase-locked loop with VCO tuning sensitivity compensation |
| US10116286B2 (en) * | 2014-09-08 | 2018-10-30 | Agency For Science, Technology And Research | Reference clock signal generators and methods for generating a reference clock signal |
| CN105004924B (zh) * | 2015-07-01 | 2017-08-25 | 东南大学 | 硅基低漏电流双悬臂梁可动栅nmos相位检测器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2498843A1 (fr) * | 1981-01-28 | 1982-07-30 | Labo Electronique Physique | Dispositif oscillateur-melangeur stabilise par un resonateur dielectrique |
| US4704722A (en) * | 1982-06-14 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | Timing recovery circuit |
| GB2143385A (en) * | 1983-07-13 | 1985-02-06 | Plessey Co Plc | Phase lock loop circuit |
| NL8901696A (nl) * | 1989-07-04 | 1991-02-01 | Philips Nv | Synchroniseerschakeling met een oscillator. |
-
1997
- 1997-03-19 JP JP9066686A patent/JPH10261957A/ja not_active Withdrawn
-
1998
- 1998-03-12 US US09/041,095 patent/US5973572A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5973572A (en) | 1999-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |