JPH05175858A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05175858A JPH05175858A JP34282491A JP34282491A JPH05175858A JP H05175858 A JPH05175858 A JP H05175858A JP 34282491 A JP34282491 A JP 34282491A JP 34282491 A JP34282491 A JP 34282491A JP H05175858 A JPH05175858 A JP H05175858A
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Abstract
(57)【要約】
【目的】 消費電流を増加させること無く、後段の回路
の起動時にも安定な発振周波数を得られるＰＬＬ回路、
およびこのＰＬＬ回路を含む送信器の提供。 【構成】 位相検波器（２）の出力を積分して電圧制御
型発振器（４）に与え、該電圧制御型発振器の出力を負
荷回路（６）に送出すると共に、該出力の一部を分周し
て前記位相検波器に帰還する位相ロックループ回路（Ｐ
ＬＬ回路）において、前記負荷回路の起動時に生じる負
荷インピーダンス変動に起因する前記電圧制御型発振器
出力周波数の周波数変動分に見合った位相オフセット
を、前記位相検波器の出力に合成して前記周波数変動分
をキャンセルする手段（９，１０）を備えた事を特徴と
する。 【効果】 消費電力を増加させることなく周波数の安定
が得られ、送信器に適用して極めて有効である。
の起動時にも安定な発振周波数を得られるＰＬＬ回路、
およびこのＰＬＬ回路を含む送信器の提供。 【構成】 位相検波器（２）の出力を積分して電圧制御
型発振器（４）に与え、該電圧制御型発振器の出力を負
荷回路（６）に送出すると共に、該出力の一部を分周し
て前記位相検波器に帰還する位相ロックループ回路（Ｐ
ＬＬ回路）において、前記負荷回路の起動時に生じる負
荷インピーダンス変動に起因する前記電圧制御型発振器
出力周波数の周波数変動分に見合った位相オフセット
を、前記位相検波器の出力に合成して前記周波数変動分
をキャンセルする手段（９，１０）を備えた事を特徴と
する。 【効果】 消費電力を増加させることなく周波数の安定
が得られ、送信器に適用して極めて有効である。
Description
【０００１】
【産業上の利用分野】本発明は、自動車電話並びに携帯
無線電話等に使われるＰＬＬ回路（位相ロックループ回
路）およびこのＰＬＬ回路を有する送信器に関する。
無線電話等に使われるＰＬＬ回路（位相ロックループ回
路）およびこのＰＬＬ回路を有する送信器に関する。
【０００２】
【従来の技術】図２に従来のＰＬＬ回路を含む送信器の
一例を示す。この図に於いて、１０２はＰＬＬ回路、１
は基準信号発生器、２は位相検波器、３は積分器、４は
電圧制御型発振器（以下ＶＣＯと略称する。）、６は送
信起動信号により起動する高周波アンプ、７はアンテ
ナ、８はバッファアンプである。
一例を示す。この図に於いて、１０２はＰＬＬ回路、１
は基準信号発生器、２は位相検波器、３は積分器、４は
電圧制御型発振器（以下ＶＣＯと略称する。）、６は送
信起動信号により起動する高周波アンプ、７はアンテ
ナ、８はバッファアンプである。
【０００３】いま、高周波アンプ６が起動していない状
態で、ＰＬＬ回路ブロックがある周波数にて位相ロック
状態にあるとする。次ぎに送信起動信号により高周波ア
ンプ６を起動させる。高周波アンプ６の入力インピーダ
ンスは起動する前と後では大幅に変動する。このインピ
ーダンス変動はＶＣＯ４の負荷インピーダンス変動とし
て捉えられ、その結果、ＶＣＯ４の発振周波数が変動し
てしまう。その後、ＶＣＯの発振周波数はＰＬＬ回路の
動作に従って集束し、ロック状態へと移行する。つまり
送信起動直後の発振周波数は大幅に変化してしまう。
態で、ＰＬＬ回路ブロックがある周波数にて位相ロック
状態にあるとする。次ぎに送信起動信号により高周波ア
ンプ６を起動させる。高周波アンプ６の入力インピーダ
ンスは起動する前と後では大幅に変動する。このインピ
ーダンス変動はＶＣＯ４の負荷インピーダンス変動とし
て捉えられ、その結果、ＶＣＯ４の発振周波数が変動し
てしまう。その後、ＶＣＯの発振周波数はＰＬＬ回路の
動作に従って集束し、ロック状態へと移行する。つまり
送信起動直後の発振周波数は大幅に変化してしまう。
【０００４】そこでこのインピーダンス変動の影響を低
減させるため、高周波アンプ（このアンプは常に起動状
態にある）をバッファアンプ８として挿入してある。
減させるため、高周波アンプ（このアンプは常に起動状
態にある）をバッファアンプ８として挿入してある。
【０００５】
【発明が解決しようとする課題】上に説明したように、
従来に於いては送信起動時におけるＶＣＯ４の負荷変動
による送信周波数変動を低減するため、高周波のバッフ
ァアンプ８を必要とし、装置としての消費電流を増加さ
せるという欠点があった。また装置の仕様に依ってはバ
ッファアンプを何段も必要とする場合があった。
従来に於いては送信起動時におけるＶＣＯ４の負荷変動
による送信周波数変動を低減するため、高周波のバッフ
ァアンプ８を必要とし、装置としての消費電流を増加さ
せるという欠点があった。また装置の仕様に依ってはバ
ッファアンプを何段も必要とする場合があった。
【０００６】本発明は、上記の課題に鑑み、消費電流を
増加させることなく、後段の回路の起動時にも安定な発
振周波数を得られるＰＬＬ回路を提供しようとするもの
である。
増加させることなく、後段の回路の起動時にも安定な発
振周波数を得られるＰＬＬ回路を提供しようとするもの
である。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、後段の回路の起動と同時に、起動
時のＶＣＯの周波数変動分に見合った位相オフセットを
位相検波器出力に合成する事により、ＶＣＯ出力周波数
の周波数変動をキャンセルするものである。
るために、本発明は、後段の回路の起動と同時に、起動
時のＶＣＯの周波数変動分に見合った位相オフセットを
位相検波器出力に合成する事により、ＶＣＯ出力周波数
の周波数変動をキャンセルするものである。
【０００８】すなわち本発明によれば、位相検波器の出
力を積分して電圧制御型発振器に与え、該電圧制御型発
振器の出力を負荷回路に送出すると共に、該出力の一部
を分周して前記位相検波器に帰還する位相ロックループ
回路（ＰＬＬ回路）において、前記負荷回路の起動時に
生じる負荷インピーダンス変動に起因する前記電圧制御
型発振器出力周波数の周波数変動分に見合った位相オフ
セットを、前記位相検波器の出力に合成して前記周波数
変動分をキャンセルする手段を備えた事を特徴とするＰ
ＬＬ回路が得られる。
力を積分して電圧制御型発振器に与え、該電圧制御型発
振器の出力を負荷回路に送出すると共に、該出力の一部
を分周して前記位相検波器に帰還する位相ロックループ
回路（ＰＬＬ回路）において、前記負荷回路の起動時に
生じる負荷インピーダンス変動に起因する前記電圧制御
型発振器出力周波数の周波数変動分に見合った位相オフ
セットを、前記位相検波器の出力に合成して前記周波数
変動分をキャンセルする手段を備えた事を特徴とするＰ
ＬＬ回路が得られる。
【０００９】また本発明によれば、基準発振器と、この
基準発振器の出力を入力する位相検波器、積分器、電圧
制御型発振器、および分周器を有するＰＬＬ回路と、送
信起動信号に基づいて前記電圧制御型発振器の出力を増
幅する高周波アンプとを備えた送信器において、前記Ｐ
ＬＬ回路内に、前記送信起動信号を受け前記高周波アン
プの起動時に生じる負荷インピーダンス変動に起因する
前記電圧制御型発振器出力周波数の周波数変動分に見合
った位相オフセットを発生する手段と、該発生した位相
オフセットを前記位相検波器の出力に合成して位相ずれ
信号を前記積分器に与える合成手段とを設け、且つ、前
記高周波アンプの起動の基となる送信起動信号のタイミ
ングを、前記ＰＬＬ回路において合成された位相ずれ信
号が前記高周波アンプに入力されるまでに生じる（又
は、前記積分器で生じる）時間遅れに見合った時間遅ら
せる遅延回路を設けた事を特徴とする、ＰＬＬ回路を有
する送信器が得られる。
基準発振器の出力を入力する位相検波器、積分器、電圧
制御型発振器、および分周器を有するＰＬＬ回路と、送
信起動信号に基づいて前記電圧制御型発振器の出力を増
幅する高周波アンプとを備えた送信器において、前記Ｐ
ＬＬ回路内に、前記送信起動信号を受け前記高周波アン
プの起動時に生じる負荷インピーダンス変動に起因する
前記電圧制御型発振器出力周波数の周波数変動分に見合
った位相オフセットを発生する手段と、該発生した位相
オフセットを前記位相検波器の出力に合成して位相ずれ
信号を前記積分器に与える合成手段とを設け、且つ、前
記高周波アンプの起動の基となる送信起動信号のタイミ
ングを、前記ＰＬＬ回路において合成された位相ずれ信
号が前記高周波アンプに入力されるまでに生じる（又
は、前記積分器で生じる）時間遅れに見合った時間遅ら
せる遅延回路を設けた事を特徴とする、ＰＬＬ回路を有
する送信器が得られる。
【００１０】
【作用】本発明においては、後段の回路の起動時のＶＣ
Ｏの周波数変動分に見合った位相オフセットを位相検波
器出力に合成する事により、消費電流を増加させること
なく所望の、後段の回路の起動時にも安定な発振周波数
を得られる。
Ｏの周波数変動分に見合った位相オフセットを位相検波
器出力に合成する事により、消費電流を増加させること
なく所望の、後段の回路の起動時にも安定な発振周波数
を得られる。
【００１１】
【実施例】図１に、本発明の実施例の構成を示す。この
図に於いて、１０１はＰＬＬ回路、１は基準信号発生
器、２は位相検波器、３は積分器、４は電圧制御型発振
器、６は送信起動信号により起動する高周波アンプ、７
はアンテナ、９は位相オフセット回路、１０は加算器、
１１は遅延回路である。以下この実施例の動作について
詳細に説明する。
図に於いて、１０１はＰＬＬ回路、１は基準信号発生
器、２は位相検波器、３は積分器、４は電圧制御型発振
器、６は送信起動信号により起動する高周波アンプ、７
はアンテナ、９は位相オフセット回路、１０は加算器、
１１は遅延回路である。以下この実施例の動作について
詳細に説明する。
【００１２】いま、高周波アンプ６が起動していない状
態で、ＰＬＬ回路１０１がある周波数にて位相ロック状
態にあるとする。次に送信起動信号により高周波アンプ
６を起動させる。高周波アンプ６の入力インピーダンス
は起動する前と後では大幅に変動する。このインピーダ
ンス変動はＶＣＯ４の負荷インピーダンス変動として捉
えられ、その結果、ＶＣＯの発振周波数が変動する。
態で、ＰＬＬ回路１０１がある周波数にて位相ロック状
態にあるとする。次に送信起動信号により高周波アンプ
６を起動させる。高周波アンプ６の入力インピーダンス
は起動する前と後では大幅に変動する。このインピーダ
ンス変動はＶＣＯ４の負荷インピーダンス変動として捉
えられ、その結果、ＶＣＯの発振周波数が変動する。
【００１３】しかしこの動作はＰＬＬ回路全体の動作か
らみれば位相検波器出力に位相ズレが生じたものと等価
と見ることができる。そこでこの等価な位相ずれをキャ
ンセルするように、送信起動信号と同期して、位相オフ
セット回路９より位相差信号を出力する。この信号は加
算器１０にて位相検波器出力信号と加算され、積分器を
通ってＶＣＯの周波数制御入力信号となる。
らみれば位相検波器出力に位相ズレが生じたものと等価
と見ることができる。そこでこの等価な位相ずれをキャ
ンセルするように、送信起動信号と同期して、位相オフ
セット回路９より位相差信号を出力する。この信号は加
算器１０にて位相検波器出力信号と加算され、積分器を
通ってＶＣＯの周波数制御入力信号となる。
【００１４】図４は遅延回路１１の一例を示す図であ
る。遅延回路１１は、加算器１０にて合成された位相ズ
レ信号の積分器３等の時間遅れを考慮し、高周波アンプ
６の起動タイミングを遅らせるためのものである。抵抗
４１とコンデンサ４５により決まる時定数分、コンパレ
ータ４０の出力をＬレベルにして置くようになってい
る。抵抗４１とコンデンサ４５の時定数は、上記時間遅
れと同じ時間遅れを生じさせるように設定して置く。
る。遅延回路１１は、加算器１０にて合成された位相ズ
レ信号の積分器３等の時間遅れを考慮し、高周波アンプ
６の起動タイミングを遅らせるためのものである。抵抗
４１とコンデンサ４５により決まる時定数分、コンパレ
ータ４０の出力をＬレベルにして置くようになってい
る。抵抗４１とコンデンサ４５の時定数は、上記時間遅
れと同じ時間遅れを生じさせるように設定して置く。
【００１５】図３は積分器３と位相オフセット回路９の
構成の一例を位相検波器２と共に示した図である。積分
器３はオペアンプ３０を主体として構成されている。位
相オフセット回路９はコンパレータ９０を主体として構
成されている。抵抗９６とコンデンサ９７は時定数設定
に、抵抗９１と９２はバイアス電圧設定用に、抵抗９３
と９４は出力電圧設定用に、抵抗９５は合成に用いられ
る。
構成の一例を位相検波器２と共に示した図である。積分
器３はオペアンプ３０を主体として構成されている。位
相オフセット回路９はコンパレータ９０を主体として構
成されている。抵抗９６とコンデンサ９７は時定数設定
に、抵抗９１と９２はバイアス電圧設定用に、抵抗９３
と９４は出力電圧設定用に、抵抗９５は合成に用いられ
る。
【００１６】いま、ＰＬＬ回路がロック状態の時では、
積分器３と位相オフセット回路の接続点ａはある電圧で
安定している。この状態の時、コンパレ−タ９０の出力
電圧はＬレベルである。この後、送信起動信号電圧が９
に加わると、まずコンパレ−タ９０の＋入力には送信起
動信号電圧が加わり、その出力電圧をＨレベルにする。
その後、コンパレ−タＰ９０の＋入力電圧はコンデンサ
９７と抵抗９６により決まる時定数で減少し、この電圧
が抵抗９１と抵抗９２の分圧にて決まるコンパレ−タ９
０の−入力電圧以下になったとき、コンパレ−タ９０の
出力電圧はＬレベルへと戻る。つまり、送信起動からあ
る一定時間、コンパレ−タ９０の出力電圧はＨレベルに
なる。
積分器３と位相オフセット回路の接続点ａはある電圧で
安定している。この状態の時、コンパレ−タ９０の出力
電圧はＬレベルである。この後、送信起動信号電圧が９
に加わると、まずコンパレ−タ９０の＋入力には送信起
動信号電圧が加わり、その出力電圧をＨレベルにする。
その後、コンパレ−タＰ９０の＋入力電圧はコンデンサ
９７と抵抗９６により決まる時定数で減少し、この電圧
が抵抗９１と抵抗９２の分圧にて決まるコンパレ−タ９
０の−入力電圧以下になったとき、コンパレ−タ９０の
出力電圧はＬレベルへと戻る。つまり、送信起動からあ
る一定時間、コンパレ−タ９０の出力電圧はＨレベルに
なる。
【００１７】コンデンサ９１と抵抗９６にて決まる時定
数と抵抗９３と抵抗９４で決まる出力電圧は、送信起動
時のＶＣＯ４の周波数変動とは逆の周波数変動が起きる
ように設定して置く。このようにすると、ある位相オフ
セット電圧が一定時間だけオペアンプ３０の−入力で合
成され、ＰＬＬループ内に位相ずれを生じさせる。この
位相ずれ分がＶＣＯ４へと伝達され、ＶＣＯの周波数を
変動させる。そしてこの周波数変動は送信起動によるＶ
ＣＯ４の周波数変動分をキャンセルする。
数と抵抗９３と抵抗９４で決まる出力電圧は、送信起動
時のＶＣＯ４の周波数変動とは逆の周波数変動が起きる
ように設定して置く。このようにすると、ある位相オフ
セット電圧が一定時間だけオペアンプ３０の−入力で合
成され、ＰＬＬループ内に位相ずれを生じさせる。この
位相ずれ分がＶＣＯ４へと伝達され、ＶＣＯの周波数を
変動させる。そしてこの周波数変動は送信起動によるＶ
ＣＯ４の周波数変動分をキャンセルする。
【００１８】また、位相オフセット回路９に流す電流は
条件にもよるが、遅延回路１１と併せて１ｍＡ程度であ
る。これは従来装置に必要なバッファアンプ８（図２）
に数ｍＡ〜数十ｍＡの消費電流が必要な事と比べると、
非常に少なくて済む。このようにすると、位相オフセッ
ト回路９からの信号は、ＶＣＯ４の負荷変動による周波
数変動をキャンセルするように働き、所望の後段の回路
の起動時の周波数安定度が得られる。
条件にもよるが、遅延回路１１と併せて１ｍＡ程度であ
る。これは従来装置に必要なバッファアンプ８（図２）
に数ｍＡ〜数十ｍＡの消費電流が必要な事と比べると、
非常に少なくて済む。このようにすると、位相オフセッ
ト回路９からの信号は、ＶＣＯ４の負荷変動による周波
数変動をキャンセルするように働き、所望の後段の回路
の起動時の周波数安定度が得られる。
【００１９】
【発明の効果】以上のように本発明によるＰＬＬ回路に
おいては、位相オフセット回路と遅延回路を設けること
により、消費電流を増加させること無く、後段の回路の
起動時にも安定な所望の発振周波数が得られる。
おいては、位相オフセット回路と遅延回路を設けること
により、消費電流を増加させること無く、後段の回路の
起動時にも安定な所望の発振周波数が得られる。
【図１】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図２】従来の装置の一構成例を示すブロック図であ
る。
る。
【図３】本発明の装置に用いる位相オフセット回路およ
び積分器の一例を示す回路図である。
び積分器の一例を示す回路図である。
【図４】本発明の装置に用いる遅延回路の一例を示す回
路図である。
路図である。
１ 基準信号発生器 ２ 位相検波器 ３ 積分器 ４ ＶＣＯ（電圧制御型発振器） ５ 分周器 ６ 高周波アンプ ７ アンテナ ８ バッファアンプ ９ 位相オフセット回路 １０ 加算器 １１ 遅延回路 ３０ オペアンプ ９０ コンパレータ ４０ コンパレータ １０１ ＰＬＬ回路（位相ロックループ回路）
Claims (2)
- 【請求項１】 位相検波器の出力を積分して電圧制御型
発振器に与え、該電圧制御型発振器の出力を負荷回路に
送出すると共に、該出力の一部を分周して前記位相検波
器に帰還する位相ロックループ回路（ＰＬＬ回路）にお
いて、 前記負荷回路の起動時に生じる負荷インピーダンス変動
に起因する前記電圧制御型発振器出力周波数の周波数変
動分に見合った位相オフセットを、前記位相検波器の出
力に合成して前記周波数変動分をキャンセルする手段を
備えた事を特徴とするＰＬＬ回路器。 - 【請求項２】基準発振器と、この基準発振器の出力を入
力する位相検波器、積分器、電圧制御型発振器、および
分周器を有するＰＬＬ回路と、送信起動信号に基づいて
前記電圧制御型発振器の出力を増幅する高周波アンプと
を備えた送信器において、 前記ＰＬＬ回路内に、前記送信起動信号を受け前記高周
波アンプの起動時に生じる負荷インピーダンス変動に起
因する前記電圧制御型発振器出力周波数の周波数変動分
に見合った位相オフセットを発生する手段と、該発生し
た位相オフセットを前記位相検波器の出力に合成して位
相ずれ信号を前記積分器に与える合成手段とを設け、且
つ、前記高周波アンプの起動の基となる送信起動信号の
タイミングを、前記ＰＬＬ回路において合成された位相
ずれ信号が前記高周波アンプに入力されるまでに生じる
時間遅れに見合った時間遅らせる遅延回路を設けた事を
特徴とする、ＰＬＬ回路を有する送信器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282491A JPH05175858A (ja) | 1991-12-25 | 1991-12-25 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34282491A JPH05175858A (ja) | 1991-12-25 | 1991-12-25 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175858A true JPH05175858A (ja) | 1993-07-13 |
Family
ID=18356775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34282491A Withdrawn JPH05175858A (ja) | 1991-12-25 | 1991-12-25 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175858A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998021826A1 (en) * | 1996-11-13 | 1998-05-22 | Ericsson Inc. | System and method for offsetting load switching transients in a frequency synthesizer |
| JP5668082B2 (ja) * | 2011-01-26 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1991
- 1991-12-25 JP JP34282491A patent/JPH05175858A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998021826A1 (en) * | 1996-11-13 | 1998-05-22 | Ericsson Inc. | System and method for offsetting load switching transients in a frequency synthesizer |
| US5900785A (en) * | 1996-11-13 | 1999-05-04 | Ericsson Inc. | System and method for offsetting load switching transients in a frequency synthesizer |
| JP5668082B2 (ja) * | 2011-01-26 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |