ES2348107T3 - Un bucle de enganche de fase que regula la ganancia automaticamente. - Google Patents

Un bucle de enganche de fase que regula la ganancia automaticamente. Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

Un bucle de enganche de fase, PLL (99) que comprende: un oscilador (110) que proporciona una primera señal de frecuencia; un oscilador de referencia (125) que proporciona una segunda señal de frecuencia; un detector de fase (100), comprendiendo el detector de fase: una primera entrada del detector de fase (N) acoplada para recibir la primera señal de frecuencia; y una segunda entrada del detector de fase (P) acoplada para recibir la segunda señal de frecuencia; un discriminador de frecuencia (130) configurado para recibir la primera señal de frecuencia y la segunda señal de frecuencia y para proporcionar una primera señal (A) que es proporcional a un error de frecuencia entre la primera señal de frecuencia y la segunda señal de frecuencia; un comparador de ventana (135) acoplado al discriminador de frecuencia (130), estando configurado el comparador de ventana (135) para recibir la primera señal, para comparar la primera señal (A) con los umbrales con relación al error de frecuencia, generar una segunda señal (B), en el que los umbrales definen una ventana de comparación predeterminada; estando acoplado el detector de fase (100) al comparador de ventana (135) para recibir la segunda señal (B), siendo funcional el detector de fase (100) a múltiples ganancias como una función de la segunda señal (B); y comprendiendo el discriminador de frecuencia (130): un circuito aditivo-substractor (430) configurado para recibir la primera señal de frecuencia y la segunda señal de frecuencia y para proporcionar una señal digital; un conversor digital a analógico (420) acoplado al circuito aditivo-substractor (430), estando configurado el conversor digital a analógico (420) para convertir la señal digital en una señal analógica; y un diferenciador (410) acoplado al conversor digital a analógico (420), estando configurado el diferenciador (410) para recibir la señal analógica y para proporcionar la primera señal (A) al comparador de ventana (135) que es representativa de la diferencia entre la primera señal de frecuencia y la segunda señal de frecuencia.

Description

ANTECEDENTES
La invención se refiere a un bucle de enganche de fase. Más específicamente, la invención se refiere a un bucle de enganche de fase que regula la ganancia automáticamente.
Los teléfonos móviles y otros transceptores de comunicación generalmente comprenden circuitos diferentes de transmisión y recepción que comparten un único sintetizador de frecuencia. El sintetizador de frecuencia sirve como oscilador local para los circuitos tanto de transmisión como de recepción del transceptor. Estos sintetizadores de frecuencia típicamente comprenden un bucle de enganche de fase (PLL) que puede controlarse para que oscile a frecuencias específicas. Cuando el teléfono está recibiendo señales, el PLL estará controlado para que oscile a una frecuencia de recepción y cuando el teléfono está transmitiendo, el PLL estará controlado para oscilar a una frecuencia de transmisión.
Muchos teléfonos móviles modernos están diseñados para funcionar en plurales sistemas celulares diferentes propiedad de diferentes operadores y manipulados según diferentes normas de comunicaciones. Esto habitualmente significa que el receptor del teléfono debe ser capaz de recibir señales a frecuencias ampliamente diferentes y de conmutar rápidamente entre esas frecuencias. Lo mismo sucede con el transmisor.
Cuando el receptor (o transmisor) cambia de una frecuencia a otra, existe un periodo de tiempo en el que el oscilador local no está sincronizado en una frecuencia. No es posible la comunicación durante este periodo de tiempo y el teléfono móvil tiene que esperar a que el oscilador local se sincronice en una frecuencia antes de que puedan reanudarse las comunicaciones por el aire.
Si el oscilador local permanece sin sincronizar en una frecuencia demasiado tiempo, podría interrumpirse el funcionamiento del teléfono. Al final esto provocará la degradación de la percepción del usuario sobre la calidad del servicio. En el peor de los casos podría provocar el cese de la comunicación. Por lo tanto, es deseable minimizar el tiempo que el oscilador permanece sin sincronizar. Un modo de minimizar ese tiempo es disminuir el tiempo que le lleva al PLL cambiar entre diferentes frecuencias.
La ganancia global de un PLL es un factor que afecta a la velocidad a la que el PLL puede cambiar de una frecuencia de funcionamiento a otra. Un PLL con una elevada ganancia cambiará más rápidamente entre frecuencias que un PLL con una ganancia inferior. Un PLL con ganancia inferior es más estable una vez sincronizado en la frecuencia deseada. Sin embargo, cuando se usa un PLL de ganancia inferior para grandes cambios de frecuencia, puede suceder un estado conocido como salto de ciclo. El salto de ciclo sucede cuando el error de fase aumenta y excede los 360 grados. En el punto en el que el error de fase excede los 360 grados hay una transición brusca. Cuando un PLL encuentra esta transición brusca, generalmente alarga enormemente el tiempo que lleva a un PLL a volver a menos de 360 grados de error y sincronizarse en una nueva frecuencia. Un PLL de mayor ganancia generalmente tolerará cambios de frecuencia más grandes sin que suceda el salto de ciclo.
Para sacar provecho de los beneficios de una ganancia tanto alta como baja en un PLL, los sistemas actuales tienden a utilizar PLL con ganancia seleccionable. Los PLL disponibles en el mercado generalmente ofrecen una elección de valores de ganancia programables para el detector de fase. Ajustando la ganancia del detector de fase, puede ajustarse la ganancia global del PLL. Se selecciona una ganancia baja cuando el PLL está sincronizado en una frecuencia y se selecciona una alta ganancia durante los cambios de una frecuencia a otra.
Las tecnologías actuales que usan diferentes ganancias del detector de fase implican programar el detector de fase para cada cambio de ganancia. Por ejemplo, un PLL está programado a una primera frecuencia o inicial. Cuando se sincroniza en esta primera frecuencia, el detector de fase está a baja ganancia. Cuando se inicia un cambio en la frecuencia, el PLL está programado a una segunda frecuencia; y, el detector de fase está programado simultáneamente a alta ganancia. Según el PLL se acerca a la segunda frecuencia, el detector de fase entonces se re-programa a baja ganancia. Como alternativa, el detector de fase podría re-programarse para reducir la ganancia en base al tiempo a alta ganancia en lugar de la proximidad de la segunda frecuencia.
La re-programación repetida del PLL consume un tiempo valioso del procesador en las técnicas actuales.
Llama la atención el documento US 6 188 289 que describe un oscilador controlado por tensión de amplio intervalo que incluye una unidad de conversión de tensión-a-corriente que genera una corriente de control receptiva a tensión de control, y una unidad de generación de corriente desviada que genera una corriente desviada. La unidad de generación de corriente desviada es receptiva a la tensión de control y, en ciertos momentos, es receptiva a una tensión de referencia. Una unidad de adición añade la corriente de control a la corriente desviada, y genera una corriente de control de la oscilación. Una unidad de oscilación genera la señal de oscilación receptiva a la corriente de control de la oscilación.
Adicionalmente llama la atención el documento EP-A-0 732 830 que describe que el circuito para la extracción de la señal de reloj desde una corriente de datos de alta velocidad permite una rápida obtención de la identidad entre las frecuencias de la señal de reloj localmente generada y de la señal de datos, incluso cuando dichas frecuencias son muy diferentes. El circuito comprende un bucle de enganche de fase principal, que controla un oscilador controlado por tensión controlando continuamente su fase, y un bucle secundario, que permite que el bucle principal llegue a sincronizarse, causando que el oscilador controlado por tensión oscile a una frecuencia cercana a la frecuencia de funcionamiento.
Llama la atención el documento US 3 750 035 que describes circuitos discriminadores de frecuencia y detectores de fase, teniendo cada uno dos circuitos basculantes, un circuito basculante por cada una de las dos señales a comparar, y un medio para causar que un circuito basculante esté regulado la mayoría del tiempo en proporción al grado al que una señal difiere de la otra en frecuencia o fase, y un medio para integrar la diferencia entre formas de onda de salida de los circuitos basculantes para obtener una señal de salida Eo que puede usarse para ajustar la frecuencia y fase de una señal variable V con respecto a una señal de referencia R.
Adicionalmente llama la atención el documento US-B 6 356 158 que describe que un bucle de enganche de fase (PLL) que tiene un amplio intervalo de frecuencias de salida del oscilador y un amplio intervalo de valores del divisor de bucle es factible en forma integrada porque la capacitancia total de su filtro de bucle es pequeña. El PLL incluye un primer detector de fase, un segundo detector de fase, un oscilador programable de línea de retardo por derivación, un divisor de bucle dividir-por-M, y un filtro de bucle programable en chip. El filtro programable está programado para tener en cuenta uno de muchos filtros de bucle. En una primera etapa, se realimenta la salida del oscilador mediante el divisor de bucle hasta el primer detector de fase. La frecuencia del oscilador se reduce cambiando la selección de conexión dentro de la unidad de oscilador hasta que el primer detector de fase determine que la frecuencia de la realimentación de señal mediante el divisor de bucle (dividir-por-M) es más pequeña que la frecuencia de una señal de entrada. El control de conexión al que sucede este estado de sincronización de frecuencia, junto con el valor M, se usa después para determinar cual de los muchos filtros de bucle se usará en una etapa de enganche de bucle. El filtro de bucle programable se controla para tener en cuenta el filtro de bucle seleccionado y el filtro de bucle seleccionado se conmuta en un bucle de control que implica el segundo detector de fase. El bucle de control controla el oscilador para conseguir el enganche de fase variando una tensión de suministro suministrada al oscilador.
De acuerdo con la presente invención, se proporciona un bucle de enganche de fase, PLL, que regula la ganancia automáticamente, como se expone en la reivindicación 1. Las realizaciones preferidas de la invención se reivindican en las reivindicaciones dependientes.
El PLL comprende un discriminador de frecuencia para proporcionar una primera señal que representa la diferencia entre una primera frecuencia y una segunda frecuencia. El PLL también comprende un comparador acoplado al discriminador de frecuencia para recibir la primera señal y proporcionar una segunda señal basada en información de la primera señal. La segunda señal es representativa de una regulación de la ganancia para el bucle de enganche de fase a regular.
De acuerdo con otro aspecto de la invención, se proporciona un procedimiento para regular automáticamente la ganancia en un bucle de enganche de fase, PLL, en el que el PLL comprende un detector de fase. El procedimiento comprende iniciar un cambio de frecuencia en el funcionamiento del PLL de una primera frecuencia a una segunda frecuencia, aumentando la ganancia del detector de fase al inicio del cambio de frecuencia, y disminuyendo la ganancia del detector de fase en base a una característica predeterminada del funcionamiento del PLL durante el cambio de frecuencia.
Las características anteriores y adicionales de la invención se exponen con particularidad en las reivindicaciones adjuntas y junto con ventajas de las mismas llegarán a estar más claras a partir de la consideración de la siguiente descripción detallada de una realización ejemplar de la invención dada con referencia a los dibujos adjuntos. BREVE DESCRIPCIÓN DE LOS DIBUJOS
En los dibujos: la Figura 1 es un diagrama de bloques de un bucle de enganche de fase que regula la ganancia independientemente; la Figura 2 es una representación gráfica de la relación funcional entre la señal de entrada A y la señal de salida B para un comparador de ventana; la Figura 3 es una implementación de un discriminador de frecuencia del bucle de enganche de fase de la Figura 1; la Figura 4 es una implementación alternativa de un discriminador de frecuencia y un comparador de ventana; la Figura 5 es un diagrama de bloques de una implementación de una tabla de consulta que contiene información de los valores de tiempo usada para determinar la duración de alta ganancia de un PLL durante un cambio de frecuencia. DESCRIPCIÓN DETALLADA
Volviendo de nuevo a la Figura 1 de los dibujos adjuntos, se muestra un bucle de enganche de fase (a partir de ahora en este documento mencionado como PLL) 99, en el que se regulan automáticamente alta ganancia y baja ganancia. Es decir, las ganancias del PLL se regulan sin intervención de un controlador externo tal como un procesador de sistema de teléfono móvil. Por simplicidad de descripción, se analizan dos regulaciones de ganancia, baja ganancia y alta ganancia. Los especialistas en la técnica apreciarán que pueden usarse múltiples regulaciones de ganancia.
Un oscilador controlado por tensión (a partir de ahora en este documento mencionado
como VCO) 110 acciona un contador dividir-por-N programable 115, para proporcionar una señal SN en la salida del contador 115. El oscilador de referencia 125 acciona un contador dividir-por-R programable 120, para proporcionar la señal SR en la salida del contador 120. Un discriminador de frecuencia 130, recibe y usa la señal SN y la señal SR para proporcionar una señal A al comparador de ventana 135. La señal A es representativa de la diferencia entre las dos señales de entrada, la señal SN y la señal SR. El comparador de ventana 135 recibe la señal A y aplica una función a la misma, que causa que se genere la señal B y se proporcione a un detector de fase 100. El detector de fase 100 recibe la señal SN y la señal SR, y proporciona realimentación a través de un filtro de bucle 105 hasta el VCO 110. El detector de fase 100 también recibe la señal B y usa la señal B para determinar las regulaciones de ganancia del detector de fase apropiadas.
En la Figura 2 de los dibujos adjuntos se muestra una representación gráfica de la función de la señal B en relación a la señal A. En este ejemplo, cuando la diferencia entre la señal SN y la señal SR (representada por la señal A) es cercana a cero, la señal B es baja. Cuando la diferencia (representada por la señal A) está por encima de un nivel pre-establecido (positivo o negativo), la señal B es elevada. El detector de fase 100 usa la señal elevada o baja para establecer ganancias altas o bajas, respectivamente. De este modo, la ganancia del detector de fase 100 permanece regulada baja para cambios pequeños de frecuencia y solamente se conmuta a alta para cambios de frecuencia más grandes.
Los especialistas en la técnica apreciarán que la transición entre la ganancia baja y alta no tiene que ser una función cuadrada como se representa en la Figura 2. Pueden usarse transiciones más suaves usando múltiples ganancias diferentes según dicten los requisitos del diseño.
La ganancia de bucle se regula ajustando la ganancia del detector de fase 100. También se apreciará que la ganancia de bucle puede ajustarse de otros modos. Por ejemplo, ajustar la ganancia del VCO 110 o el filtro de bucle 105 también podría usarse para ajustar la ganancia global del bucle de enganche de fase.
Volviendo ahora a la Figura 3, se muestra en más detalle una implementación del discriminador de frecuencia 130. Un primer monoestable 320 tiene una entrada acoplada para recibir la señal SN desde el contador 115 y una salida acoplada a un primer filtro de paso bajo
310. Un segundo monoestable 340 tiene una entrada acoplada para recibir la señal SR desde el contador 120 y una salida acoplada a un segundo filtro de paso bajo 330. El primer y segundo filtros de paso bajo 310 y 330 tienen salidas acopladas a un amplificador diferencial 300 que a su vez tiene una salida acoplada para proporcionar una señal al comparador de ventana 135 (véase la Figura 1).
Cada combinación de monoestable (320, 340) y filtro de paso bajo (310, 330) proporciona una señal con un nivel DC que es linealmente proporcional a la frecuencia de la señal en la entrada del monoestable. El amplificador diferencial 300 recibe las señales de los filtros de paso bajo (320, 330), compara las dos señales y proporciona al comparador de ventana 135 una señal A que es proporcional a la diferencia en las frecuencias de las señales SN ySR.
Una implementación de la invención del discriminador de frecuencia 130 y el comparador de ventana 135 se muestra en más detalle en la Figura 4. Un circuito aditivosubstractor digital 430 recibe la señal SN y la señal SR. La salida del circuito aditivo-substractor 430 funciona de tal modo que cada pulso de la señal SN aumenta la salida en uno y cada pulso de la señal SR reduce la salida en uno. Por tanto, cuando las frecuencias de la señal SN y SR son iguales (o al diferencia de frecuencia es cero) la salida del circuito aditivo-substractor se estabiliza a un valor. En la práctica, podría usarse una característica de reajuste para forzar que el valor estabilizado sea igual a cero.
La salida desde el circuito aditivo-substractor 430 se proporciona a un conversor digital a analógico DAC 420. La salida del DAC 420 se proporciona a un diferenciador 410 a través de un filtro de paso bajo (no mostrado), proporcionando dicho diferenciador 410 una salida al comparador de ventana 135. La salida del diferenciador 410 es linealmente proporcional a la diferencia de frecuencia entre la señal SN y la señal SR.
Observando más cerca la salida del diferenciador 410 según se proporciona al comparador de ventana 135, el funcionamiento del comparador de ventana 135 depende de la tensión de la señal del diferenciador 410. Si la señal del diferenciador 410 está por encima de un umbral pre-establecido en relación a cero o por debajo de un umbral pre-establecido en relación a cero, entonces la salida del comparador de ventana 135 es elevada. Si la señal desde el diferenciador 410 es más pequeña que un valor pre-establecido, entonces la salida del comparador de ventana 135 es baja. La salida del comparador de ventana 135 la recibe el detector de fase 100 y causa que la ganancia del detector de fase 100 se regule a un valor elevado o uno bajo dependiendo de si la señal del comparador de ventana es alta o baja respectivamente. En el circuito mostrado en la Figura 4, los umbrales se determinan por los valores de las resistencias R1, R2 y R3.
En la Figura 4 se muestran adicionalmente el caso 1 y el caso 2, que son representaciones gráficas de la relación entre la salida de la señal A por el diferenciador 410 y la entrada al diferenciador 410. En el caso 1 y 2, cuando el gradiente en diente de sierra está disminuyendo con el tiempo, se reduce la diferencia en la frecuencia. En la región por encima
(a) o por debajo (b) el comparador de ventana 135 regula la señal B a alta. En la región acotada por (a) y (b) alrededor de la línea de error de frecuencia cero, el comparador de ventana 135 regula la señal B a baja. El detector de fase 100 reacciona ajustando la ganancia del detector de fase a baja o alta en base a la señal B que es respectivamente baja o alta.
Una implementación alternativa para seleccionar baja ganancia casi al completarse un cambio de frecuencia, es seleccionar la baja ganancia una vez el error de frecuencia cambia de signo. Esto sucedería cuando el valor del error de frecuencia (la diferencia entre la frecuencia deseada y la frecuencia presente, representada por el caso 1 o el caso 2) cruce la línea de error de frecuencia igual a cero. Hasta que la línea de error cero se cruce, el PLL mantendría alta ganancia.
Otra implementación alternativa es para seleccionar ganancia baja en base a la velocidad de cambio del error de frecuencia. Según se aproxima a la frecuencia deseada, la velocidad de cambio a la que el detector de fase 100 está cambiando, se reducirá en relación a la proximidad a la frecuencia deseada. Una vez se alcanza una velocidad predeterminada de cambio, se señaliza la baja ganancia al detector de fase. El detector de fase responde seleccionando baja ganancia.
Volviendo a la Figura 5, se muestra un diagrama de bloques de un PLL en el que se usa una tabla de consulta (LUT) 540 para determinar la duración de la regulación de ganancia alta para el PLL a usar durante el cambio de frecuencia. Los valores almacenados en la LUT son los valores de tiempo para que el PLL mantenga alta ganancia. Una vez se ha establecido alta ganancia para un cambio de frecuencia, el PLL volverá a baja ganancia automáticamente en base al tiempo en alta ganancia.
El interfaz de programación 500 inicializa la LUT 540. Si la LUT está basada en memoria sólo de lectura (ROM), entonces esta operación no es aplicable. El interfaz de programación 500 también se usa para programar los registros 520 y 530.
La unidad de generación de direcciones para la por LUT 510 compara la configuración activa actual del PLL almacenada en el o los registros de configuración 520, con la nueva configuración almacenada en el o los registros de desplazamiento 530 y devuelve una dirección a la LUT 540. En esta dirección en la LUT 540 hay un valor de tiempo que representa la duración de tiempo durante el cual el PLL aplica alta ganancia durante un cambio de frecuencia. El valor de tiempo de la LUT 540 se proporciona al control del detector de fase 550.
El control del detector de fase 550 proporciona al PLL el valor de tiempo durante el cual el PLL aplica alta ganancia durante un cambio de frecuencia junto con una indicación que de se selecciona alta ganancia para el detector de fase 100.
De este modo, el procesador de sistema se usa para programar inicialmente el PLL a alta ganancia para un cambio de frecuencia pero el procesador no se usa para la reducción posterior en la ganancia cuando el PLL se acerca a la frecuencia deseada. Una vez ha pasado el tiempo apropiado, el PLL vuelve a baja ganancia automáticamente.
Las tablas de consulta (LUT) tienden a ser costosas en términos de espacio de chip y por lo tanto es deseable usar pequeñas LUT cuando sea posible. Sin embargo, los requisitos del sistema a menudo estipulan el uso de una gran LUT.
Por ejemplo, en comunicación inalámbrica, el Sistema Global para Comunicación, GSM, global tiene 124 canales de radiofrecuencia distintos. Una LUT que proporciona un mapeado directo desde cualquier canal a cualquier otro canal sería una matriz de 124 x 124 elementos. Los requisitos de memoria y los requisitos de hardware para contener los datos para una matriz LUT de este tamaño es grande.
Para reducir el tamaño de la LUT para el PLL de la Figura 5, las entradas están agrupadas juntas y promediadas para producir una única entrada que servirá para múltiples cambios de canal.
En GSM, el tamaño de la LUT se reduce a una matriz de 31 x 31 elementos agrupando series de 4 elementos juntos y promediándolos. Se requiere significativamente menos memoria para almacenar los elementos de la matriz reducida debido a la cantidad significativamente menor de elementos. Cada entrada representa la duración de tiempo a ganancia alta durante el cual el PLL se mantiene para un cambio de frecuencia. Cada valor de duración de alta ganancia se aplica a cuatro canales GSM. El promediado de los elementos de matriz sacrifica algún grado de precisión y rendimiento pero es más manejable desde un punto de vista de tamaño de memoria.
En funcionamiento, el canal de inicio (Cs) que es uno de los 124 canales GSM disponibles, se divide entre 4 para identificar su grupo de canales de inicio (Gs). El grupo de canales de inicio es representativo de uno de los elementos de la matriz reducida de 31 x 31 elementos. El canal de destino (Cd) también se divide entre 4 para identificar su grupo de canales de destino (Gd). De este modo, el PLL usa la duración de alta ganancia almacenada en el elemento LUT (Gs,Gd) cuando se cambia de un canal de inicio Cs al canal de destino Cd.
En forma de expresiones:
Gs=Cs dividido entre 4
Gd=Cd dividido entre 4
Duración de Alta Amplificación=LUT (Gs,Gd)
Un ejemplo más específico de la implementación es el PLL que tiene un requisito para la transición desde el canal 120 al canal 45. El grupo de canales de inicio: Gs = 120/4 = 30. Por tanto, el canal de inicio, Cs=120, es un miembro del grupo de canales de inicio 30 de la matriz reducida. El grupo de canales de destino: Gd = 45/4 = 11,25. En esta situación todas las fracciones se redondean al alza al número entero más cercano y por tanto el canal de destino, Cd=45 es un miembro del grupo de canales de destino 12.
Se consiguen reducciones adicionales en el tamaño de la LUT cuando la duración de alta ganancia requerida para ir de Cs a Cd es igual que para ir de Cd a Cs. En funcionamiento, solamente se usa una serie de valores. Los elementos de la matriz que están duplicados no es necesario que se almacenen en la memoria.
Reducciones adicionales en el tamaño del hardware podrían sugerir que la LUT estuviera basada en memoria sólo de lectura (ROM). Esto requiere menor hardware que una memoria de acceso aleatorio (RAM) comparativa. Cambios significativos del circuito, sin embargo, imponen el requisito añadido de refabricar los contenidos de la ROM cada vez que haya un cambio.
Para maximizar el rendimiento de una LUT, el circuito que está asociado con la LUT debe estar completamente caracterizado. Para que un circuito esté completamente caracterizado, se construye y evalúa el circuito según las características de funcionamiento reales del circuito. Las características de funcionamiento son específicas para el hardware y los procedimientos de construcción usados para construir el circuito. Las características de funcionamiento reales del circuito se usan para desarrollar información precisa para los elementos de la LUT. Alteraciones significativas del circuito, sin embargo, necesitarían la reevaluación de la información para los elementos LUT.
Los especialistas apreciarán que el enfoque de usar una LUT para regular las ganancias del PLL sería muy adecuado para aplicaciones en las que reducir la implicación del procesador con regulaciones de la ganancia del PLL es de alta prioridad en relación a los requisitos de tamaño de memoria o hardware.
Habiendo descrito la invención de este modo por referencia a una realización preferida, se comprende bien que la realización en cuestión es solamente ejemplar y que pueden hacerse modificaciones y variaciones tales como las que se les ocurran a aquellos que tengan conocimientos y cualificación apropiados sin alejarse del alcance de la invención expuesta en las reivindicaciones adjuntas.

Claims (5)

  1. REIVINDICACIONES
    1. Un bucle de enganche de fase, PLL (99) que comprende: un oscilador (110) que proporciona una primera señal de frecuencia; un oscilador de referencia (125) que proporciona una segunda señal de frecuencia; un detector de fase (100), comprendiendo el detector de fase:
    una primera entrada del detector de fase (N) acoplada para recibir la primera señal de frecuencia; y
    una segunda entrada del detector de fase (P) acoplada para recibir la segunda señal de frecuencia; un discriminador de frecuencia (130) configurado para recibir la primera señal de
    frecuencia y la segunda señal de frecuencia y para proporcionar una primera señal (A) que es proporcional a un error de frecuencia entre la primera señal de frecuencia y la segunda señal de frecuencia;
    un comparador de ventana (135) acoplado al discriminador de frecuencia (130), estando configurado el comparador de ventana (135) para recibir la primera señal, para comparar la primera señal (A) con los umbrales con relación al error de frecuencia, generar una segunda señal (B), en el que los umbrales definen una ventana de comparación predeterminada;
    estando acoplado el detector de fase (100) al comparador de ventana (135) para recibir la segunda señal (B), siendo funcional el detector de fase (100) a múltiples ganancias como una función de la segunda señal (B); y
    comprendiendo el discriminador de frecuencia (130): un circuito aditivo-substractor (430) configurado para recibir la primera señal de frecuencia y la segunda señal de frecuencia y para proporcionar una señal digital;
    un conversor digital a analógico (420) acoplado al circuito aditivo-substractor (430), estando configurado el conversor digital a analógico (420) para convertir la señal digital en una señal analógica; y
    un diferenciador (410) acoplado al conversor digital a analógico (420), estando configurado el diferenciador (410) para recibir la señal analógica y para proporcionar la primera señal (A) al comparador de ventana (135) que es representativa de la diferencia entre la primera señal de frecuencia y la segunda señal de frecuencia.
  2. 2.
    El PLL (99) de la reivindicación 1, en el que el detector de fase (100) es funcional a dos ganancias.
  3. 3.
    El PLL (99) de la reivindicación 1, en el que los umbrales comprenden un primer valor umbral (a) que corresponde a un primer valor del error de frecuencia y un segundo valor umbral
    (b) que corresponde a un segundo valor del error de frecuencia.
    5 4. El PLL (99) de la reivindicación 1, en el que dichos umbrales comprenden un primer umbral que corresponde a una primera velocidad de cambio del error de frecuencia y un segundo umbral que corresponde a una segunda velocidad de cambio del error de frecuencia.
  4. 5. El PLL (99) de cualquiera de las reivindicaciones 3 a 4, en el que la ganancia del 10 detector de fase (100) se regula a un valor de ganancia mayor para valores de la primera señal
    (A) que están fuera de la ventana de comparación predeterminada y la ganancia del detector de fase (100) se regula a un valor de ganancia inferior para valores de la primera señal (A) que están dentro de la ventana de comparación predeterminada.
    15 6. Un teléfono que comprende el PLL (99) de cualquiera de las reivindicaciones 1 a 5.
  5. 7. El teléfono de la reivindicación 6, funcional de acuerdo con la norma GSM.
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