JPH04361427A - 発信装置 - Google Patents
発信装置Info
- Publication number
- JPH04361427A JPH04361427A JP3137652A JP13765291A JPH04361427A JP H04361427 A JPH04361427 A JP H04361427A JP 3137652 A JP3137652 A JP 3137652A JP 13765291 A JP13765291 A JP 13765291A JP H04361427 A JPH04361427 A JP H04361427A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- time constant
- pll
- switching
- lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数チャンネルの無線
回線を備えるマルチチャンネルアクセス方式コードレス
電話装置に利用する発振装置に関する。
回線を備えるマルチチャンネルアクセス方式コードレス
電話装置に利用する発振装置に関する。
【０００２】
【従来の技術】図２は、従来の発振装置を用いたコード
レス電話装置の無線部の構成を示している。
レス電話装置の無線部の構成を示している。
【０００３】図２において、１はアンテナ、２は受信回
路、４は送信回路である。３は制御回路であり、周波数
切り換えキー３ａが接続され、プログラマブルディバイ
ダ６Ｃ、７Ｃの分周比を制御するものである。６は受信
ＰＬＬ周波数シンセサイザ（以下、ＰＬＬ周波数シンセ
サイザを必要に応じて単にＰＬＬと記載する）であり、
ローパスフィルタ６Ａ、ボルテージ・コントロールド・
オシレータ（ＶＣＯ）６Ｂ、プログラマブルディバイダ
６Ｃ、位相検波器６Ｄから構成されている。
路、４は送信回路である。３は制御回路であり、周波数
切り換えキー３ａが接続され、プログラマブルディバイ
ダ６Ｃ、７Ｃの分周比を制御するものである。６は受信
ＰＬＬ周波数シンセサイザ（以下、ＰＬＬ周波数シンセ
サイザを必要に応じて単にＰＬＬと記載する）であり、
ローパスフィルタ６Ａ、ボルテージ・コントロールド・
オシレータ（ＶＣＯ）６Ｂ、プログラマブルディバイダ
６Ｃ、位相検波器６Ｄから構成されている。
【０００４】７は送信ＰＬＬ周波数シンセサイザで、ロ
ーパスフィルタ７Ａ、ＶＣＯ７Ｂ、プログラマブルディ
バイダ７Ｃ、位相検波器７Ｄから構成されている。
ーパスフィルタ７Ａ、ＶＣＯ７Ｂ、プログラマブルディ
バイダ７Ｃ、位相検波器７Ｄから構成されている。
【０００５】５は発振回路であり、基準周波数を発振す
る。８、１０はループフィルタ時定数切り換え回路であ
り、ローパスフィルタの時定数を切り換え、ＰＬＬの周
波数ロック時間を早めたり遅らせたりするものである。 ９、１１は周波数ロック検知回路であり、ＰＬＬの周波
数ロックを検知する。
る。８、１０はループフィルタ時定数切り換え回路であ
り、ローパスフィルタの時定数を切り換え、ＰＬＬの周
波数ロック時間を早めたり遅らせたりするものである。 ９、１１は周波数ロック検知回路であり、ＰＬＬの周波
数ロックを検知する。
【０００６】次に上記構成の動作について説明する。図
２において、制御回路３の周波数切り換えキー３ａから
通話チャンネルを設定すると、プログラマブルディバイ
ダ６Ｃ、７Ｃが、そのチャンネルにあった分周比に設定
される。位相検波器６Ｄ、７Ｄは、発振回路５から発振
される基準周波数と、分周された周波数との差を出力し
、ローパスフィルタ６Ａ、７Ａが直流電圧に変換して、
その電圧に応じた周波数をＶＣＯ６Ｂ、７Ｂが出力する
。ＰＬＬは基準周波数と分周された周波数の差がなくな
るように動作し、差がなくなった時点で安定した周波数
を発振するようになる（この状態を周波数ロックという
）。また、周波数ロック検知回路９、１１が、ＰＬＬは
周波数ロックしたことを検知し、時定数切り換え回路８
、１０が、ＰＬＬは周波数ロック前後でループフィルタ
の時定数を切り換える。
２において、制御回路３の周波数切り換えキー３ａから
通話チャンネルを設定すると、プログラマブルディバイ
ダ６Ｃ、７Ｃが、そのチャンネルにあった分周比に設定
される。位相検波器６Ｄ、７Ｄは、発振回路５から発振
される基準周波数と、分周された周波数との差を出力し
、ローパスフィルタ６Ａ、７Ａが直流電圧に変換して、
その電圧に応じた周波数をＶＣＯ６Ｂ、７Ｂが出力する
。ＰＬＬは基準周波数と分周された周波数の差がなくな
るように動作し、差がなくなった時点で安定した周波数
を発振するようになる（この状態を周波数ロックという
）。また、周波数ロック検知回路９、１１が、ＰＬＬは
周波数ロックしたことを検知し、時定数切り換え回路８
、１０が、ＰＬＬは周波数ロック前後でループフィルタ
の時定数を切り換える。
【０００７】このように上記従来の発信装置でも、周波
数ロック前はループフィルタ時定数を小さく、周波数ロ
ック後は時定数を大きくするため、周波数ロック時間が
早く、且つ、安定した周波数で発振をすることができる
。
数ロック前はループフィルタ時定数を小さく、周波数ロ
ック後は時定数を大きくするため、周波数ロック時間が
早く、且つ、安定した周波数で発振をすることができる
。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の発信装置では、周波数が安定した後にループフィル
タ時定数を切り換えるために、ＰＬＬループに変動が加
わり、一度安定した周波数がループフィルタを切り換え
た瞬間に振られてしまい、データ送受信の誤り率が高く
なるとともに、再び周波数が安定するまで時間を要し、
ロック時間が長くなり、ループフィルタ時定数を周波数
ロックの前後で切り換える利点がないという問題があっ
た。
来の発信装置では、周波数が安定した後にループフィル
タ時定数を切り換えるために、ＰＬＬループに変動が加
わり、一度安定した周波数がループフィルタを切り換え
た瞬間に振られてしまい、データ送受信の誤り率が高く
なるとともに、再び周波数が安定するまで時間を要し、
ロック時間が長くなり、ループフィルタ時定数を周波数
ロックの前後で切り換える利点がないという問題があっ
た。
【０００９】本発明は、このような上記問題を解決する
ものであり、周波数ロック時間を早くできるともに、切
り換え後の時定数が大きくなり、残留ＦＭが少なく、且
つ高Ｓ／Ｎ比の発信信号が得られる優れた発信装置を提
供することを目的とする。
ものであり、周波数ロック時間を早くできるともに、切
り換え後の時定数が大きくなり、残留ＦＭが少なく、且
つ高Ｓ／Ｎ比の発信信号が得られる優れた発信装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、周波数切り換え手段を有したＰＬＬ周波数
シンセサイザと、周波数切り換え手段で周波数を切り換
えた後、ＰＬＬ周波数シンセサイザが周波数ロックした
ことを検知する周波数ロック検知回路と、ＰＬＬ周波数
シンセサイザの周波数が安定した後、周波数ロック前は
応答が早くなるようにループフィルタ時定数を小さく、
周波数ロック後は、応答が遅くなるようにループフィル
タ時定数を大きく切り換える時定数切り換え回路と、時
定数切り換え回路での時定数を切り換え時に遅延させて
ＰＬＬループの変動を低減するための遅延回路とを備え
るものである。
するために、周波数切り換え手段を有したＰＬＬ周波数
シンセサイザと、周波数切り換え手段で周波数を切り換
えた後、ＰＬＬ周波数シンセサイザが周波数ロックした
ことを検知する周波数ロック検知回路と、ＰＬＬ周波数
シンセサイザの周波数が安定した後、周波数ロック前は
応答が早くなるようにループフィルタ時定数を小さく、
周波数ロック後は、応答が遅くなるようにループフィル
タ時定数を大きく切り換える時定数切り換え回路と、時
定数切り換え回路での時定数を切り換え時に遅延させて
ＰＬＬループの変動を低減するための遅延回路とを備え
るものである。
【００１１】
【作用】本発明は上記のような構成により、ＰＬＬ周波
数シンセサイザの発振周波数が完全に収束した後ループ
フィルタ時定数を切り換える際に、遅延回路で切り換え
時のＰＬＬループに与える影響を小さく抑えているため
、時定数切り換え後に再び周波数が振られることなく、
切り換え後のループフィルタの時定数を大きくすること
ができるようになり、周波数ロックの時間が早く、且つ
、残留ＦＭが少ない高Ｓ／Ｎ比の発信信号が得られる。
数シンセサイザの発振周波数が完全に収束した後ループ
フィルタ時定数を切り換える際に、遅延回路で切り換え
時のＰＬＬループに与える影響を小さく抑えているため
、時定数切り換え後に再び周波数が振られることなく、
切り換え後のループフィルタの時定数を大きくすること
ができるようになり、周波数ロックの時間が早く、且つ
、残留ＦＭが少ない高Ｓ／Ｎ比の発信信号が得られる。
【００１２】
【実施例】以下、本発明の一実施例を添付の図面に基づ
いて説明する。
いて説明する。
【００１３】図１は、本発明の発信装置を用いたコード
レス電話装置の無線部の構成を示している。なお、図２
に示す従来例と同一の構成要素には同一の符号を付し、
詳細な説明は省略する。
レス電話装置の無線部の構成を示している。なお、図２
に示す従来例と同一の構成要素には同一の符号を付し、
詳細な説明は省略する。
【００１４】図１において、１はアンテナ、２は受信回
路、４は送信回路である。３は制御回路であり、プログ
ラマブルディバイダ６Ｃ、７Ｃの分周比を制御し、周波
数切り換えキー３ａが接続されている。６は受信ＰＬＬ
周波数シンセサイザであり、ローパスフィルタ６Ａ、Ｖ
ＣＯ６Ｂ、プログラマブルディバイダ６Ｃ、位相検波器
６Ｄから構成されている。
路、４は送信回路である。３は制御回路であり、プログ
ラマブルディバイダ６Ｃ、７Ｃの分周比を制御し、周波
数切り換えキー３ａが接続されている。６は受信ＰＬＬ
周波数シンセサイザであり、ローパスフィルタ６Ａ、Ｖ
ＣＯ６Ｂ、プログラマブルディバイダ６Ｃ、位相検波器
６Ｄから構成されている。
【００１５】７は送信ＰＬＬ周波数シンセサイザであり
、ローパスフィルタ７Ａ、ＶＣＯ７Ｂ、プログラマブル
ディバイダ７Ｃ、位相検波器７Ｄから構成されている。
、ローパスフィルタ７Ａ、ＶＣＯ７Ｂ、プログラマブル
ディバイダ７Ｃ、位相検波器７Ｄから構成されている。
【００１６】５は発振回路であり、基準周波数信号を発
振する。８、１０はループフィルタ時定数切り換え回路
であり、ローパスフィルタの時定数を切り換え、ＰＬＬ
の周波数ロックの時間を早めたり遅らせたりする。９、
１１はロック検知回路であり、ＰＬＬの周波数ロックを
検知する。１２、１３は、ループ時定数切り換え時の変
動を小さくする遅延回路である。
振する。８、１０はループフィルタ時定数切り換え回路
であり、ローパスフィルタの時定数を切り換え、ＰＬＬ
の周波数ロックの時間を早めたり遅らせたりする。９、
１１はロック検知回路であり、ＰＬＬの周波数ロックを
検知する。１２、１３は、ループ時定数切り換え時の変
動を小さくする遅延回路である。
【００１７】次に上記構成の動作について説明する。制
御回路３の周波数切り換えキー３ａから通話チャンネル
を設定すると、プログラマブルディバイダ６Ｃ、７Ｃが
そのチャンネルにあった分周比に設定される。位相検波
器６Ｄ、７Ｄは、発振回路５から発振される基準周波数
と、分周された周波数との差を出力し、ローパスフィル
タ６Ａ、７Ａが直流電圧に変換して、その電圧に応じた
周波数をＶＣＯ６Ｂ、７Ｂが出力する。ＰＬＬは基準周
波数と分周された周波数の差がなくなるように動作し、
差がなくなった時点で周波数ロックとなる。また、周波
数ロック検知回路９、１１が、ＰＬＬが周波数ロックし
たことを検知し、時定数切り換え回路８、１０が、ＰＬ
Ｌの周波数ロックの前後でループフィルタの時定数を切
り換える。
御回路３の周波数切り換えキー３ａから通話チャンネル
を設定すると、プログラマブルディバイダ６Ｃ、７Ｃが
そのチャンネルにあった分周比に設定される。位相検波
器６Ｄ、７Ｄは、発振回路５から発振される基準周波数
と、分周された周波数との差を出力し、ローパスフィル
タ６Ａ、７Ａが直流電圧に変換して、その電圧に応じた
周波数をＶＣＯ６Ｂ、７Ｂが出力する。ＰＬＬは基準周
波数と分周された周波数の差がなくなるように動作し、
差がなくなった時点で周波数ロックとなる。また、周波
数ロック検知回路９、１１が、ＰＬＬが周波数ロックし
たことを検知し、時定数切り換え回路８、１０が、ＰＬ
Ｌの周波数ロックの前後でループフィルタの時定数を切
り換える。
【００１８】この場合、チャンネル切り換え時、あるい
は電源投入時、ＰＬＬの周波数が安定した後、時定数切
り換え回路８、１０により、周波数ロックする前は、応
答が早くなるようにループフィルタ時定数を小さく、周
波数ロック後は、応答が遅くなるようにループフィルタ
時定数を大きく設定する。この場合、遅延回路１２、１
３により時定数を切り換えする際のＰＬＬの変動を緩和
し、安定した周波数が再び変動することを阻止する。
は電源投入時、ＰＬＬの周波数が安定した後、時定数切
り換え回路８、１０により、周波数ロックする前は、応
答が早くなるようにループフィルタ時定数を小さく、周
波数ロック後は、応答が遅くなるようにループフィルタ
時定数を大きく設定する。この場合、遅延回路１２、１
３により時定数を切り換えする際のＰＬＬの変動を緩和
し、安定した周波数が再び変動することを阻止する。
【００１９】このように、上記実施例によれば、遅延回
路１２、１３で時定数を切り換える際のＰＬＬループの
変動を小さく抑えるため、周波数ロック後、再び周波数
が変動することがなくなり、周波数ロック時間を早くす
ることができ、また、周波数ロック後の時定数を大きく
することができるため発信信号のＳ／Ｎ比が向上し、周
波数安定度を高めることができる。
路１２、１３で時定数を切り換える際のＰＬＬループの
変動を小さく抑えるため、周波数ロック後、再び周波数
が変動することがなくなり、周波数ロック時間を早くす
ることができ、また、周波数ロック後の時定数を大きく
することができるため発信信号のＳ／Ｎ比が向上し、周
波数安定度を高めることができる。
【００２０】なお、上記実施例では、遅延回路により時
定数切り換え時のＰＬＬループの変動を小さくしていた
が、多段時定数切り換え回路を設け、ループフィルタ時
定数が、徐々に切り変わるようにしても良い。
定数切り換え時のＰＬＬループの変動を小さくしていた
が、多段時定数切り換え回路を設け、ループフィルタ時
定数が、徐々に切り変わるようにしても良い。
【００２１】
【発明の効果】本発明は上記説明から明らかなように、
周波数ロック前後でループ時定数を切り換える際に遅延
回路が、ＰＬＬループの変動を緩和するようにしたので
、周波数ロック後に再び周波数が振られることがなくな
り、周波数安定までの時間が早くなるという効果を有す
る。
周波数ロック前後でループ時定数を切り換える際に遅延
回路が、ＰＬＬループの変動を緩和するようにしたので
、周波数ロック後に再び周波数が振られることがなくな
り、周波数安定までの時間が早くなるという効果を有す
る。
【００２２】さらに、ループフィルタ時定数切り換え後
周波数が振られることがないため、切り換え後の定数を
大きくすることができ、残留ＦＭが少なくなり外乱によ
る影響を受け難く、且つ、周波数安定度を高めることが
できるという効果を有する。
周波数が振られることがないため、切り換え後の定数を
大きくすることができ、残留ＦＭが少なくなり外乱によ
る影響を受け難く、且つ、周波数安定度を高めることが
できるという効果を有する。
【図１】本発明の発信装置の一実施例の構成を示すブロ
ック図
ック図
【図２】従来の発信装置の構成を示すブロック図
５ 発振回路
６ 受信ＰＬＬ周波数シンセサイザ
７ 送信ＰＬＬ周波数シンセサイザ
６Ａ、７Ａ ローパスフィルタ
６Ｂ、７Ｂ ＶＣＯ
６Ｃ、７Ｃ プログラマブルディバイダ６Ｄ、７Ｄ
位相検波器 ８、１０ 時定数切り換え回路 ９、１１ 周波数ロック検知回路 １２、１３ 遅延回路
位相検波器 ８、１０ 時定数切り換え回路 ９、１１ 周波数ロック検知回路 １２、１３ 遅延回路
Claims (1)
- 【請求項１】 周波数切り換え手段を有したＰＬＬ周
波数シンセサイザと、上記周波数切り換え手段で周波数
を切り換えた後に、ＰＬＬ周波数シンセサイザが周波数
ロックしたことを検知する周波数ロック検知回路と、上
記ＰＬＬ周波数シンセサイザの周波数が安定した後、周
波数ロック前は応答が早くなるようにループフィルタ時
定数を小さく、周波数ロック後は、応答が遅くなるよう
にループフィルタ時定数を大きく切り換える時定数切り
換え回路と、上記時定数切り換え回路での時定数を切り
換え時に遅延させてＰＬＬループの変動を低減するため
の遅延回路とを備える発信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137652A JPH04361427A (ja) | 1991-06-10 | 1991-06-10 | 発信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137652A JPH04361427A (ja) | 1991-06-10 | 1991-06-10 | 発信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361427A true JPH04361427A (ja) | 1992-12-15 |
Family
ID=15203651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137652A Pending JPH04361427A (ja) | 1991-06-10 | 1991-06-10 | 発信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361427A (ja) |
-
1991
- 1991-06-10 JP JP3137652A patent/JPH04361427A/ja active Pending
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