JP4699791B2 - 受信装置 - Google Patents
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Description
なお、発振器13の発振周波数は、選局データDに基づいてPLL回路25によって制御され、その制御の結果としてPLL回路25からは同調電圧Vtが出力されて同調電圧端子4に供給される。
32:段間同調回路
32a:一次同調回路
32b:二次同調回路
33:ミキサ
34:局部発振器
35:第1のPLL回路
36:コントローラ
37:基準発振器
41、43:インダクタンス素子
42、44:容量手段
421〜424、441〜444:容量素子
425〜428、445〜448:スイッチ手段
45:アップ/ダウンカウンタ
46:第1の発振用能動素子
47:第2の波信用能動素子
48:定電流源
50:第2のPLL回路
50a:プログラマブルデバイダ
50b:位相比較器
50c:チャージポンプ
50d:ループフィルタ
51:カウント信号発生器
51a:第1の比較器
51b:第2の比較器
51c:カウンタ制御回路
Claims (4)
- 可変容量手段とインダクタンス素子とから構成されると共に、受信信号の周波数に同調可能な同調回路と、前記受信信号を周波数変換するミキサと、前記ミキサに局部発振信号を供給する局部発振器と、前記受信信号の周波数に対応した前記局部発振信号を出力するように前記局部発振器を制御する第1のPLL回路とを備え、前記可変容量手段は複数の容量素子と該各容量素子を前記インダクタンス素子に並列接続するスイッチ手段とを有し、定電流源に接続された基準端を備え、前記同調回路と共に発振回路を構成する発振用能動素子と、前記発振回路を制御して前記発振回路の発振周波数を前記受信信号の周波数に一致すべく前記可変容量手段の容量値を設定するための制御電圧を出力する第2のPLL回路と、アップカウント信号又はダウンカウント信号によってカウントアップ又はカウントダウンし、それに対応して出力端がハイレベル又はローレベルに変化し、ハイレベルの前記出力端に接続されている前記スイッチ手段がオンとなり、ローレベルの前記出力端に接続されている前記スイッチ手段がオフとなることによって複数ビットの出力データによって前記各スイッチ手段のオン/オフを制御するアップ/ダウンカウンタと、前記制御電圧を第1の基準電圧及びそれよりも低い第2の基準電圧と比較して、前記アップ/ダウンカウンタに前記アップカウント信号又はダウンカウント信号を出力するカウント信号発生器とを設け、前記カウント信号発生器は、前記制御電圧が前記第1の基準電圧よりも高いときにダウンカウント信号を出力し、前記制御電圧が前記第2の基準電圧よりも低いときにアップカウント信号を出力し、前記制御電圧が前記第1の基準電圧と前記第2の基準電圧との間の時に前記アップカウント信号及び前記ダウンカウント信号の出力を停止すると共にロック信号を出力し、前記ロック信号によって前記定電流源の電流通流を停止して前記発振用能動素子の電流通流を停止したことを特徴とする受信装置。
- 前記容量素子の容量値は、最少の容量値を有する容量素子に対して他の容量素子の容量値を2N倍として互いに異ならせたことを特徴とする請求項1に記載の受信装置。
- 前記カウント信号発生器は、前記第1の基準電圧と前記制御電圧と比較してハイ又はローのロジックレベルを出力する第1の比較器と、前記第2の基準電圧とを比較してハイ又はローのロジックレベルを出力する第2の比較器と、前記第1の比較器と前記第2の比較器から出力されるロジックレベルによって、前記アップカウント信号又はダウンカウント信号又は前記ロック信号の何れかを出力するカウンタ制御回路とで構成したことを特徴とする請求項1又は2に記載の受信装置。
- 前記同調回路を複同調回路で構成すると共に、前記複同調回路の一次側同調回路及び二次側同調回路をそれぞれ前記可変容量手段及び前記インダクタンス素子で構成し、前記発振用能動素子は入力端及び出力端及び基準端を有する2個の3端子型増幅素子で構成され、前記一次側同調回路と前記二次側同調回路とを直列接続すると共に、一方の前記増幅素子の出力端と他方の前記増幅素子の出力端との間に接続し、前記一次側同調回路と前記二次側同調回路との接続点を高周波的に接地し、互いの増幅素子の入力端と出力端とを接続し、前記各増幅素子の出力端に前記各インダクタンス素子を介して電源電圧を印加すると共に、互いの基準端を定電流源に接続し、前記制御電圧が前記第1の基準電圧と前記第2の基準電圧との間の時に前記ロック信号によって前記定電流源の電流通流を停止したことを特徴とする請求項3に記載の受信装置。
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