JP3747578B2 - 電圧制御差動遅延素子、電圧制御発振器、位相ループ、電圧制御差動遅延素子を製造する方法、製造するシステムおよび使用する方法。 - Google Patents
電圧制御差動遅延素子、電圧制御発振器、位相ループ、電圧制御差動遅延素子を製造する方法、製造するシステムおよび使用する方法。 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は一般的に電圧制御発振器に関し、特に電圧制御発振器におけるコモンモード発振を防止するため対称クロスカップリング非ヒステリシス負荷を用いた電圧制御差動遅延素子に関するものである。
【0002】
【従来の技術】
図1は従来の位相同期ループ100を示すが、この位相同期ループには、位相検出器110、これに接続されたループフィルター120、さらにこれに接続された電圧制御発振器130(VCO)を備えている。VCO 130の出力は位相検出器110にフィードバックされている。位相検出器110は、線105から入力した入力信号の位相と電圧制御発振器130から線140へ出力された出力信号の周波数を比較し、その差に対応する位相誤差信号を線150に出力する。ループフィルター120は線105の位相誤差信号をフィルターし、制御電圧信号を線160を介して電圧制御発振器130に出力し、VCOの動作周波数を制御する。該フィードバック系のため、VCO 130は、線160の制御電圧信号を、入力信号と位相同期した固定周波数を持つ出力信号に変換し線140に出力することができる。
【0003】
位相同期ループ100の最も重要な要素は電圧制御発振器130である。図2は通常の電圧制御発振器130を示しているが、それには、CMOS技術を用いて作られた電圧制御差動遅延素子 (VCDDE) の多段リングが備えられている。各VCDDE 210は、好ましくは相補的差動入力及び出力の代表的ペアA0/B0、A1/B1、A2/B2等を有し、差動モード及びコモンモードで発振する。
【0004】
差動モードでは、第1のVCDDE 220が差動ペアA0/B0を入力し、それを反転し、差動ペアA1/B1として第2のVCDDE 230に転送する。VCDDE 230はペアA1/B1を反転し、差動ペアA2/B2として第3のVCDDE 240に転送する。最後に、VCDDE 240はペアA2/B2を反転し、差動ペアA0/B0としてVCDDE 220に返送する。理想的には、差動ペアA0/B0、A1/B1、A2/B2はそれぞれ互いに180度の位相シフトを有する。コモンモード、即ち各A/Bペアが互いに同位相で動作するVCDDE 210は、低速、不安定で、また低い雑音阻止性能をもつため、差動モードで動作するVCDDE 210が望ましい。
【0005】
図3は、米国特許5,239,274、「多位相信号生成用相補的差動バッファを用いた電圧制御リング発振器 (Voltage−Controlled Ring Oscillator Using Complimentary Differential Buffers for Generating Multiple Phase Signals)」に記載された先行技術の第1の例、VCDDE 310を示す。VCDDE 310は、電圧電源VDDに接続され且つ電圧制御信号Vin_pで制御されるソーシングPMOSトランジスタP3、及び接地電圧電源VSSに接続され且つ電圧制御信号Vin_nで制御されるシンキングNMOSトランジスタN3を有する。2つのインバータ320及び330はソーシングトランジスタP3とシンキングトランジスタN3の間に並列に接続されている。インバータ320は、NMOSトランジスタN1に接続されたPMOSトランジスタP1を含む。またインバータ330は、NMOSトランジスタN2に接続されたPMOSトランジスタP2を含む。
【0006】
制御信号Vin_p及びVin_nは、トランジスタP3を流れる電流IP3とトランジスタN3を流れる電流IN3を等しくし、従ってVCDDE 310の有効発振速度を制御する。さらにインバータ320及び330はそれぞれ入力信号INa及びINbを入力し出力信号OUTa及びOUTbを制御する。入力電圧INaが高く入力電圧INbが低い場合には、トランジスタN1が導通状態になりトランジスタP1が非導通状態になり、出力電圧OUTaを引き下げる。さらに、トランジスタP2が導通状態になりトランジスタN2が非導通状態になり、出力電圧OUTbを引き上げる。同様に、入力電圧INaが低く入力電圧INbが高い場合には、トランジスタP1が導通状態になりトランジスタN1が非導通状態になり、出力電圧OUTaは引き上げられ、またトランジスタN2が導通状態、トランジスタP2が非導通状態になり電圧OUTbは引き下げられる。小さなソーシング電流IP3及びNP3を生じる低い入力電圧では、VCDDE 310は、望ましい差動モード発振の代りにコモンモード発振の問題が起きる。入力電圧INaが入力電圧INbに等しい場合には、コモンモード発振を防止する機構は存在しないので、出力電圧OUTaは出力電圧OUTbと等しくなる。
【0007】
図4は、キム (Kim)、ヘルマン (Helman)、及びグレイ (Gray) 著でJournal of Solid−State Circuits、Vol. 25、No. 6、ページ1385、1990年12月号に掲載された「2μm CMOSを用いた30−MHzハイブリッドアナログ/ディジタルクロック復元回路 (A 30−MHz Hybrid Analog/Digital Clock Recovery Circuit in 2μm CMOS)」に記載された先行技術の第2の例、VCDDE 410を示す。VCDDE 410は、電圧電源VDD及びNMOSトランジスタN1に接続されたPMOSトランジスタP1、並びにそれらと並列に、電圧電源VDD及びNMOSトランジスタN2に接続されたPMOSトランジスタP2を有する。トランジスタN1及びN2はそれぞれシンキングNMOSトランジスタN3に接続され、該トランジスタはさらに接地電圧電源ソースVSSに接続されている。
【0008】
入力制御電圧Vin_pがトランジスタP1及びトランジスタP2のゲートに入力され両トランジスタを抵抗のように動作させる。入力制御電圧Vin_nはトランジスタN3のゲートに加えられ電流IN3を制御する。図3を参照して説明したのと同様に、入力電圧INaは出力電圧OUTbを制御し、入力電圧INbは出力電圧OUTaを制御する。しかし、VCDDE 410にはコモンモード発振を防止する機構は存在しない。従って、入力電圧INa及びINbが等しい場合には、出力電圧OUTa及びOUTbも等しくなる。
【0009】
図5は、Proceedings of the IEEE International Solid−State Circuit Conference, 1990年12月、ページ1385に記載された先行技術のもうひとつの例、VCDDE 510を示す。VCDDE 510はVCDDE 410と同様に作られているが、さらに、トランジスタP1に並列に接続されたPMOSトランジスタP5及びトランジスタP2に並列に接続されたPMOSトランジスタP6を含み、各トランジスタのそのゲートはそのドレーンに接続されている。トランジスタP5及びP6はダイオードとして動作し、出力電圧OUTa及びOUTbの直流低電圧値を電圧電源VDDからひとつのPMOSダイオード分の電圧降下にクランプする。ダイオードクランプを用いることにより、VCDDE 510では直流安定性の向上と完全ではないがコモンモード阻止の向上が得られる。
【0010】
図6AにIEEE Journal of Solid−State Circuits、ページ38 、1979年2月号に掲載された従来のCMOS コンパレータ610が示されている。コンパレータ610はいくつかの点を除きVCDDE 510と同様の構成をもつ。その相違点は、コンパレータ610では入力制御電圧Vin_pの代りにクロスカップリング負荷620が用いられ、動作速度を固定するため、入力制御電圧Vin_nの代りに電源電圧VDDと接地電圧VSSの中間値である直流定電圧Vbias_nをトランジスタN3のゲートに加えている。クロスカップリング負荷620は、差動出力OUTa及びOUTb間に正のフィードバックを生じるため、コモンモード動作を防止することが可能である。しかし、利得を増加させ入力ヒステリシスを減らすため、コンパレータ610は、同サイズ(チャネル幅及び長さ)のトランジスタP1及びトランジスタP2、並びにトランジスタP1及びP2よりは大きいが、同サイズのトランジスタP5及びトランジスタP6を用いている。
【0011】
トランジスタP5及びP6はヒステリシスを防ぐ機構を提供する。例えば、各トランジスタP5及びP6がトランジスタP1及びP2より小さく、又、図6Bの半回路610’で示すように入力電圧INaがバイアス電圧Bに設定され、入力電圧INbは低く、出力電圧OUTaは高く、出力電圧OUTbは低い場合、トランジスタN1及びP2は導通状態、トランジスタP1及びN2は非導通状態になる。入力電圧INbが増加するにしたがって、トランジスタN2は導通状態になり始める。トランジスタN2を流れる電流がトランジスタP2を流れる電流と等しくなるとき、回路610は状態を変え始める。
【0012】
トランジスタP5はトランジスタP2より小さいので、トランジスタP2を流れる電流はトランジスタP5を流れる電流より大きい。トランジスタN2及びトランジスタP2を流れる電流が等しいとき、トランジスタN2のゲートからソースへの電圧はバイアス電圧BからdV大きく、即ちVTHHに等しくなくてはならない。同様に、INbが減少していき、INbがバイアス電圧BよりdVだけ小さく、即ちVTHLになったとき回路は状態を変える。従って、コンパレータ610は図6Cに示されるようなヒステリシス特性を持つ。トランジスタP5及びP6をトランジスタP1及びP2より大きくすることにより、回路610はヒステリシスを示さなくなるが増幅率は低い。コンパレータの設計者は、トランジスタP5及びP6の大きさをトランジスタP1及びP2の約1.1から1.5倍に選択し、入力ヒステリシスを防ぎ、低い増幅率を得、コモンモード阻止に関してもいくらかの犠牲を余儀なくされるのが通常である。
【0013】
図6Bを再び参照して、トランジスタP2及びP5のゲートからソースへの電圧は等しいため、トランジスタP2及びP5は電流ミラーを形成し、トランジスタを流れる電流がそれぞれのチャネルサイズに比例するようになる。トランジスタP5はトランジスタP2より大きいため、トランジスタP5の電流IP5はトランジスタP2の電流IP2より大きくなる。この異なった電流がコモンモード動作を有効に防ぐのである。
【0014】
図7Aは、Proceedings of the IEEE International Solid−State Circuuit Conference, 1995年2月、ページ268にある「ノイズイミューンアダプティブゲイン電圧制御発振器を用いた0.18 mm CMOSホットスタンドバイ位相同期ループ (A 0.18 mm CMOS Hot−Standby Phase Locked Loop Using a Noise−Immune Adaptive−Gain Voltage−Controlled Oscillator)」と題された論文に記載された先行技術のもうひとつの例、VCDDE 710を示す。VCDDE 710はいくつかの点を除きコンパレータ610と同様の構成をもつ。その相違点は、VCDDE 710ではダイオードクランプP5及びP6の代りにNMOSトランジスタN5及びN6がトランジスタP1及びP2に並列して接続され、それぞれのゲートが入力電圧INa及びINbに接続されている。図6Aを参照して上述したように、クロスカップリング負荷620は、正のフィードバックを生じ、従ってコモンモード発振を防止することが可能である。
【0015】
図7BはVCDDEの半回路710’を示すが、これは、入力電圧INaが高く、入力電圧INbが低く、出力電圧OUTaが高く、出力電圧OUTbが低いときの回路710に等価である。従って、トランジスタN2、N6及びP1は非導通で、トランジスタN1、N3、N5及びP2は導通である。高い入力電圧INaがトランジスタN5のゲートにかけられるので、トランジスタN5はダイオードと等価である。トランジスタN5及びP2は電流ミラーを形成しない、従ってトランジスタN5及びP2を流れる電流の関係はそれらのサイズに依存する。しかし、NMOS特性及びPMOS特性はプロセスによって変化する。回路710は、トランジスタN5とトランジスタP2との間で非対称であるため、VCDDEは望ましくない入力ヒステリシス及び望ましくないコモンモード発振を生じることになる。
【0016】
従って、電圧制御差動遅延素子が必要となり、これによりコモンモード発振及び入力ヒステリシスを共に信頼性よく防止できるのである。
【0017】
【発明の実施の形態】
本発明は、コモンモード発振及び入力ヒステリシスを防止する差動遅延素子、その制作法並びに使用法を提供することにより従来のシステムにあった制限及び欠陥を解決する。本システムは、第1の電圧電源端子、第2の電圧電源端子、及び電流制御電圧端子を含む。本システムはさらに電流制御MOSトランジスタを有し、ここで該トランジスタのソースは第1の電圧電源端子に接続され、そのゲートは電流制御電圧端子に接続されている。また、一対のインバータが該電流制御MOSトランジスタに接続されている。各インバータは入力MOSトランジスタ及び負荷MOSトランジスタを有し、該入力MOSトランジスタのソースは電流制御トランジスタのドレーンに接続され、そのゲートはそれぞれの入力端子となり、また、該負荷MOSトランジスタのドレーンは該入力トランジスタのドレーンに接続され出力端子を形成し、そのソースは第2の電圧電源端子に接続されている。本システムはさらに、コモンモード発振を防止するため一対のクロスカップリング手段を含むが、各手段は、それぞれのインバータの負荷トランジスタのゲートと他のインバータの出力端子を接続し正のフィードバックを形成する。一対のMOSダイオードが負荷トランジスタに接続され入力ヒステリシス特性を防止する。各ダイオードはそれに対応する負荷トランジスタのドレーンとソースの間に接続される。コモンモード発振及び入力ヒステリシスを共に防止するため、該ダイオードのチャンネルサイズと負荷トランジスタのチャンネルサイズとを実質的に等しくし,ダイオードと負荷トランジスタを対称にする。
【0018】
一つの実施例では、電流制御トランジスタは電流ソーシングPMOSトランジスタで、負荷MOSトランジスタ及びMOSダイオードトランジスタはNMOSトランジスタで、又入力MOSトランジスタはPMOSトランジスタである。他の実施例では、電流制御トランジスタは電流シンキングNMOSトランジスタで、負荷MOSトランジスタ及びMOSダイオードトランジスタはPMOSトランジスタで、又入力MOSトランジスタはNMOSトランジスタである。該MOSダイオードのそれぞれはゲートをドレーンに接続したMOSトランジスタからなり、そのチャンネルサイズを負荷トランジスタのチャンネルサイズに等しくし、対称的クロスカップリング負荷を形成する。
【0019】
図8に、本発明のPMOSクロスカップリング負荷を用いた電圧制御差動遅延素子(VCDDE) 810のブロック図を示す。VCDDE 810には電流制御シンキングNMOSトランジスタN3が含まれ、そのドレーンは接地電圧電源VSSに接続され、そのゲートは入力電流制御端子に接続されている。電圧Vin_nがトランジスタN3の制御端子に印加され該トランジスタを流れる電流、したがってVCDDE 810を流れる電流及びVCDDE の速度を制御する。
【0020】
VCDDE 810はさらに一対のインバータ820及び830を含む。インバータ820は、電流制御トランジスタN3に接続したNMOSトランジスタN1、及びNMOSトランジスタN1と電圧電源VDDの間にあるPMOSトランジスタP1を含む。インバータ830は、電流制御トランジスタN3に接続したNMOSトランジスタN2、及びNMOSトランジスタN2と電圧電源VDDの間にあるPMOSトランジスタP2を含む。トランジスタN1及びN2は、それぞれの電流を制御する入力電圧INa及びINbが入力されるゲート端子を持つ。トランジスタP1及びP2のゲートはクロスカップリング負荷840を用いて対称的にクロスカップリングされ、正のフィードバックを得、従ってコモンモード発振を防ぐ。さらに、VCDDE 810にはPMOSトランジスタP5及びP6が含まれるが、それぞれのゲートはそれぞれのドレーンに接続されてMOSダイオードを形成している。またトランジスタP5及びP6はそれぞれP1及びP2と並列に接続され、トランジスタP1及びP2と電流ミラーを形成することにより動作中の電流を制御し、図6A−6C及び図8Cを参照して述べたように入力ヒステリシス及びコモンモード発振を防いでいる。
【0021】
IP5 << IP2の場合は、回路810は大きなヒステリシスを持つがコモンモード発振は存在しない。IP5 < IP2の場合は、回路810はヒステリシスを持つがコモンモード発振は存在しない。IP5 = IP2の場合は、回路810にはヒステリシスもコモンモード発振も存在しない。IP5 > IP2の場合は、回路810にはヒステリシスは存在しないがいくらかのコモンモード発振が出る。IP5 >> IP2の場合は、回路810にはヒステリシスは存在しないが大きなコモンモード発振が出る。VCDDEにおいては、コンパレータ610の場合と同様、利得はあまり重要ではない。従ってIP5 = IP2とするのが最適で、即ち、図8Cで示すように入力ヒステリシスを防ぐためトランジスタP5のサイズをトランジスタP2のサイズと同一にするのが好ましい。差動設計にはトランジスタP1のサイズをトランジスタP2のサイズと同じにするため、トランジスタP1、P2、P5及びP6はすべて同じサイズになる。
【0022】
VCDDE 810がコモンモード発振をする場合、即ち、もし出力電圧OUTaが出力電圧OUTbに等しくなる場合でも、クロスカップリングしたトランジスタP1及びP2の正のフィードバックによりVCDDEは差動モードに自動的且つ強制的に戻される。例えば、もし雑音からの電圧変動のため出力電圧OUTaが出力電圧OUTbに比べてわずかに小さくなると、トランジスタP1はトランジスタP2よりわずかに多くの電流を流し、このため出力電圧OUTbはわずかに高くなる。出力電圧OUTbがわずかに高くなると、トランジスタP2はわずかに小さな電流を流し、このため出力電圧OUTaがさらに低くなる。このプロセスは、出力電圧OUTaが論理低値になり出力電圧OUTbが論理高値になるまで続く。
【0023】
図8Bは、入力電圧INaが高く、入力電圧INbが低く、出力電圧OUTaが高く、出力電圧OUTbが低いときの回路810と等価のVCDDE 半回路810’を示す。従って、P1、P6及びN2は非伝導状態にあり、P2、P5、N1、N3は伝導状態にある。トランジスタP2及びP5は電流ミラーを形成するため、それらの電流はそれぞれのチャネルサイズに比例する。利得はあまり重要ではないため、コンパレータ610と同様電流IP5は電流IP2より大きい必要はない。従って、コモンモード発振及び入力ヒステリシスを共に防ぐ最適な方法は、トランジスタP2及びP5のサイズを等しくし、電流IP5と電流IP2を等しくすることである。それに加え、電流IP5及びIP2は等しいので、VCDDE 810’の立ち上がり時間及び立下り時間が等しくなる。そのためシステムクロック(図示なし)を生成するためのクロック動作するフリップフロップ用いる必要がなく、従って、システムクロック速度及び効率を改良することができる。さらに、電流IP2及びIP5はそれぞれ電流IN3に等しいので、立ち上がり時間及び立下り時間をVin_nで制御することができる。それ故、電圧制御信号Vin_nはVCDDE 810の速度を制御し、Vin_nで制御される各速度に対し常に等しい立ち上がり時間及び立下り時間を与える。
【0024】
図9Aに、NMOSクロスカップリング負荷940を用いた電圧制御差動遅延素子の回路ブロック図を示す。VCDDE 910には電流制御ソーシングPMOSトランジスタP3が含まれ、そのドレーンは電圧電源VDDに接続され、そのゲートは入力電流制御端子に接続されている。電圧Vin_pが制御端子に印加され、トランジスタP3を流れる電流、したがってVCDDE 910を流れる電流及びVCDDE 910の速度を制御する。
【0025】
VCDDE 910はさらに一対のインバータ920及び930を含む。インバータ920は、接地電圧電源VSSに接続したNMOSトランジスタN1、及びNMOSトランジスタN1と電流制御トランジスタP3の間にあるPMOSトランジスタP1を含む。インバータ930は、接地電圧電源VSSに接続したNMOSトランジスタN2、及びNMOSトランジスタN2と電流制御トランジスタP3の間にあるPMOSトランジスタP2を含む。トランジスタP1及びP2は、それぞれの電流を制御する入力電圧INa及びINbが入力されるゲート端子を持つ。トランジスタN1及びN2のゲートはクロスカップリング負荷940を用いて対称的にクロスカップリングされ、正のフィードバックが得られ、従ってコモンモード発振を防ぐ。さらに、VCDDE 910にはNMOSトランジスタN5及びN6が含まれるが、それぞれのゲートはそれぞれのドレーンに接続されてMOSダイオードを形成している。またトランジスタN5及びN6はそれぞれトランジスタN1及びN2と並列に接続され、図9Bに示すようにトランジスタN1及びN6で電流ミラーを形成することにより動作中の電流を制御し、図6A−6C及び図8Cを参照して述べたように入力ヒステリシスを防いでいる。図8Aを参照して説明したのと同じ理由でトランジスタN1、N2、N5及びN7は同一のサイズである。
【0026】
VCDDE 910がコモンモード発振をする場合、即ち、もし出力電圧OUTaが出力電圧OUTbに等しくなる場合でも、VCDDE 910は差動モードに自動的且つ強制的に戻される。図8Aの例で説明したのと同じ条件を用いて、出力電圧OUTaが出力電圧OUTbに比べてわずかに小さくなると、トランジスタN1はわずかに小さな電流を流し、このため出力電圧OUTbはわずかに高くなる。出力電圧OUTbがわずかに高くなると、トランジスタN2はわずかに大きな電流を流し、このため出力電圧OUTaがさらに低くなる。このプロセスは、出力電圧OUTaが論理低値になり出力電圧OUTbが論理高値になるまで続く。
【0027】
図9Bは、入力電圧INaが高く、入力電圧INbが低く、出力電圧OUTaが高く、出力電圧OUTbが低いときの回路910と等価のVCDDE 半回路910’を示す。従って、N2、N5及びP1は非伝導状態にあり、N1、N6、P2、P3は伝導状態にある。トランジスタN1及びN6は電流ミラーを形成するため、それらのトランジスタを流れる電流はそれぞれのチャネルサイズに比例する。利得はあまり重要ではないため、電流IN6は電流IN1より大きい必要はない。従って、コモンモード発振及び入力ヒステリシスを共に防ぐ最適な方法は、トランジスタN1及びN6のサイズを等しくし、電流IN1と電流IN6を等しくすることである。同様にして、VCDDE 910の立ち上がり時間及び立下り時間は等しく、IP3従ってVin_pで制御が可能である。
【0028】
図8AのPMOS VCDDE 810における出力電圧OUTa/ OUTbの振れは接地電圧VSSからおおよそ接地電圧VSSプラスNMOS閾値VTnであり、図9AのNMOS VCDDE 910における出力電圧OUTa/ OUTbの振れは電源電圧VDDからおおよそ電源電圧VDDマイナスPMOS閾値VTpである。接地電圧VSSは電源電圧VDDより雑音が少なくより安定であるため、図9AのNMOS VCDDE 910は図8AのPMOS VCDDE 810よりもジッターが少なくより好ましい。
【0029】
本発明は、図8A、8B、9A及び9Bを参照して説明した電圧制御差動遅延素子の製造法及び使用法も含んでいる。図10は、VCDDE 810又はVCDDE 910の好ましい製造法1000の工程を示したフローチャートである。これは、電流シンキングNMOSトランジスタ又は電流ソーシングPMOSトランジスタのどちらかである電流制御用MOSトランジスタを形成する工程1010から始まる。工程1020では一対の入力トランジスタが形成される。電流制御用トランジスタがPMOSトランジスタの場合、入力トランジスタもまたPMOSトランジスタである。また電流制御用トランジスタがNMOSトランジスタの場合、入力トランジスタもまたNMOSトランジスタである。工程1030では入力トランジスタのソースは電流制御用MOSトランジスタのドレーンに電気的に接続される。
【0030】
工程1040で、それぞれ特殊なチャネルサイズをもつ一対の負荷トランジスタが形成される。電流制御用MOSトランジスタがNMOSトランジスタの場合、負荷トランジスタはPMOSトランジスタである。逆に電流制御用MOSトランジスタがPMOSトランジスタの場合、負荷トランジスタはNMOSトランジスタである。工程1050では負荷トランジスタのドレーンは入力トランジスタのドレーンに電気的に接続される。工程1060では、負荷トランジスタのチャネルサイズと実質的に同じチャネルサイズをもつ一対のダイオードが形成され、工程1070では該ダイオードの各々が対応する負荷トランジスタと並列に接続される。該ダイオードはソースとドレーンを接続したトランジスタを用いて形成してもよい。工程1080では各々の負荷トランジスタのゲートは他の負荷トランジスタのドレーンに電気的に接続されクロスカップリング接続を形成する。製造法1000はこれで終了する。
【0031】
図11は、VCDDE 810又はVCDDE 910の好ましい使用法1100のステップを示したフローチャートである。使用法1100は、電流シンキングNMOSトランジスタ又は電流ソーシングPMOSトランジスタのどちらかである電流制御用MOSトランジスタを提供するステップ1010から始まる。ステップ1120では一対の入力トランジスタが提供され、それぞれの入力トランジスタのソースは電流制御用MOSトランジスタのドレーンに接続される。図10を参照して述べたように、電流制御用トランジスタがPMOSトランジスタの場合、入力トランジスタもまたPMOSトランジスタである。また電流制御用トランジスタがNMOSトランジスタの場合、入力トランジスタもまたNMOSトランジスタである。
【0032】
ステップ1130では一対の負荷トランジスタが提供されるが、各々の負荷トランジスタのゲートは他のトランジスタのドレーンに接続され、各々の負荷トランジスタのドレーンは対応する入力トランジスタのドレーンに接続される。前と同様、電流制御用MOSトランジスタがNMOSトランジスタの場合、負荷トランジスタはPMOSトランジスタである。逆に電流制御用MOSトランジスタがPMOSトランジスタの場合、負荷トランジスタはNMOSトランジスタである。ステップ1140では、負荷トランジスタのチャネルサイズと実質的に同じチャネルサイズをもつ一対のダイオードが提供され、該ダイオードの各々は対応する負荷トランジスタと並列に接続される。ステップ1150では、負荷トランジスタの各ゲートを他のトランジスタのドレーンに電気的に接続することによりクロスカップリング接続が提供される。
【0033】
ステップ1160では差動入力信号が入力トランジスタのゲートに印加される。ステップ1170では差動信号が負荷トランジスタのドレーンで出力される。ステップ1150で与えられたクロスカップリング接続のため、コモンモード発振が防止される。またステップ1140で与えられた負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードのため、入力ヒステリシス特性もまた防止される。
【0034】
本発明の好ましい実施例に関する上記の説明は例としてのみ挙げられているのであって、上述した実施例の他の変化も本発明に含まれている。ここで述べたVCDDEはVCOへの応用に対して述べられたが、他の回路にも用いることが可能である。本発明の成分は特定用途向けIC (ASIC)を用いて、又は従来の成分及び回路を結び合わせたネットワークを用いて実現してもよい。ここで述べた実施例は理解し易くするように述べられたものであって、すべてを含んだものでも限定しているものでもない。前述の教示に照らせれば多くの変化及び修正が可能であろう。それ故本システムは以下の特許請求の範囲によってのみ制限されるのである。
【図面の簡単な説明】
【図1】位相同期ループのブロック図である。
【図2】図1の電圧制御発振器のブロック図である。
【図3】従来の電圧制御差動遅延素子の回路図である。
【図4】従来の電圧制御差動遅延素子の回路図である。
【図5】従来の電圧制御差動遅延素子の回路図である。
【図6】(A):従来のコンパレータの回路図である。(B):選択された電圧を用いた図6(A)のコンパレータの等価半回路である。(C):ヒステリシス特性を示す図である。
【図7】(A):従来の電圧制御差動遅延素子の回路図である。(B):選択された電圧を用いた図7(A)の電圧制御差動遅延素子の等価半回路である。
【図8】(A):本発明のPMOSクロスカップリング負荷を用いた電圧制御差動遅延素子の回路図である。(B):図8(A)に示した本発明の電圧制御差動遅延素子の等価半回路である。(C): 非ヒステリシス特性を示す図である。
【図9】(A):本発明のNMOSクロスカップリング負荷を用いた電圧制御差動遅延素子の回路図である。(B):図9(A)に示した本発明の電圧制御差動遅延素子の等価半回路である。
【図10】本発明のVCDDEの製作方法の工程を示すフロー図である。
【図11】本発明のVCDDEの使用方法のステップを示すフロー図である。
【符号の説明】
入力信号
110: 位相検出器
150: 位相誤差信号
120: ループフィルタ
160: 制御電圧信号
130: 電圧制御発振器
出力信号
1010: 電流制御MOSトランジスタの形成
1020: 一対の入力トランジスタの形成
1030: それらのソースを電流制御MOSトランジスタのドレーンに接続
1040: 一対の負荷トランジスタの形成
1050: 負荷トランジスタを入力トランジスタに接続
1060: 負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードの形成
1070: 各ダイオードをそれに対応する負荷トランジスタと並列に接続
1080: 負荷トランジスタ間にクロスカップリング接続を形成
1110: 電流制御MOSトランジスタの提供
1120: 電流制御MOSトランジスタに接続した一対の入力トランジスタの提供
1130: 入力トランジスタに接続した一対の負荷トランジスタの提供
1140: 負荷トランジスタと同一のトランジスタサイズをもつ一対のダイオードの提供及び各ダイオードとそれに対応する負荷トランジスタとの並列接続
1150: 負荷トランジスタ間にクロスカップリング接続を提供
1160: 一対の入力トランジスタの間に差動入力信号の印加
1170: 差動出力信号の取り出し
Claims (20)
- 一対の差動入力端子及び一対の差動出力端子を持つ一対のインバータと、前記インバータは、負荷トランジスタと、その負荷トランジスタに並列に接続されたダイオードトランジスタと、前記ダイオードトランジスタ及び前記負荷トランジスタに接続された入力トランジスタとを有しており、
前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングとを備え、
前記ダイオードトランジスタのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと実質的に等しいことを特徴とする電圧制御差動遅延素子。 - 請求項1において、前記入力トランジスタに接続された電流制御スイッチング素子をさらに備えたことを特徴とする電圧制御差動遅延素子。
- 請求項2において、前記電流制御スイッチング素子は電流ソーシングPMOSトランジスタを有し、前記負荷トランジスタはNMOSトランジスタを有し、前記入力トランジスタはPMOSトランジスタを有し、また前記ダイオ−ドトランジスタのチャンネルサイズが前記負荷トランジスタのチャンネルサイズに実質的に等しくなっており、ゲートがドレーンに接続されたトランジスタを更に有することを特徴とする電圧制御差動遅延素子。
- 請求項2において、前記電流制御スイッチング素子は電流シンキングNMOSトランジスタを有し、前記負荷トランジスタはPMOSトランジスタを有し、前記入力トランジスタはNMOSトランジスタを有し、また前記ダイオ−ドトランジスタのチャンネルサイズが前記負荷トランジスタのチャンネルサイズに実質的に等しくなっており、ゲートがドレーンに接続されたトランジスタを更に有することを特徴とする電圧制御差動遅延素子。
- (a)ソースが第1の電圧電源端子に接続され、ゲートが電流制御電圧端子に接続された電流制御トランジスタと、
(b)一対のインバータであって、前記各インバータは、ソースが前記電流制御トランジスタのドレーンに接続され、かつゲートが入力端子を形成する入力トランジスタと、ドレーンが入力トランジスタのドレーンに接続されることにより出力端子を形成し、かつソースが第2の電圧電源端子に接続された負荷トランジスタとから構成され、
(c)一対の接続であって、各接続は、前記一対のインバータのうちの前記一方のインバータを構成する前記負荷トランジスタのゲートを、前記他方のインバータを構成する負荷トランジスタのドレーンに接続するように構成され、
(d)一対のダイオードであって、各ダイオードは、前記負荷トランジスタのドレーンとソース間に接続され、また前記ダイオードのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと実質的に等しく構成されていることを特徴とする電圧制御差動遅延素子。 - 請求項5において、前記電流制御トランジスタは、電流ソーシングPMOSトランジスタからなり、前記負荷トランジスタはNMOSトランジスタからなり、前記ダイオ−ドはNMOSトランジスタからなり、さらに前記入力トランジスタはPMOSトランジスタからなることを特徴とする電圧制御差動遅延素子。
- 請求項5において、前記電流制御トランジスタは、電流シンキングNMOSトランジスタからなり、前記負荷トランジスタはPMOSトランジスタからなり、前記ダイオ−ドはPMOSトランジスタからなり、さらに前記入力トランジスタはNMOSトランジスタからなることを特徴とする電圧制御差動遅延素子。
- (a)電流制御トランジスタと、
(b)前記電流制御トランジスタに接続し、一対の差動入力端子及び一対の差動出力端子を有し、かつそれぞれ負荷トランジスタ及び入力トランジスタを有する一対のインバータと、
(c)前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングと、
(d)前記負荷トランジスタと並列に接続され、そのチャンネルサイズが前記負荷トランジスタのチャンネルサイズと実質的に等しい一対のダイオードと、
からなる電圧制御差動遅延素子を少なくとも3つ有することを特徴とする電圧制御発振器。 - (a)入力を受けるための第1検出入力端子、フィードバック信号を受ける第2検出入力端子及び検出出力端子を有する位相検出器と、
(b)前記検出出力端子に電気的に接続したループ入力端子を有し、かつループ出力端子を有するループフィルタと、
(c)(i)前記電流制御トランジスタに接続され、かつそれぞれ負荷トランジスタ及び、そのゲートが前記ループ出力端子に接続され、そのドレーンが前記第2検出入力端子に接続されている入力トランジスタを有する一対のインバータと、(ii)前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリグと、(iii)前記負荷トランジスタと並列に接続され、かつそのチャンネルサイズが前記負荷トランジスタのチャンネルサイズと実質的に等しい一対のダイオードとからなる電圧制御発振器と、
を有することを特徴とする位相同期ループ。 - (a)電流制御トランジスタを形成する工程、
(b)一対の入力トランジスタを形成する工程、
(c)前記入力トランジスタのソースを前記電流制御トランジスタのドレーンに接続する工程、
(d)ほぼ同一のチャンネルサイズを有する一対の負荷トランジスタを形成する工程、
(e)前記入力トランジスタのドレーンを前記負荷トランジスタのドレーンに接続する工程、
(f)前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、かつ対応する前記負荷トランジスタと並列に接続された一対のダイオードを形成する工程、
(g)一方の前記負荷トランジスタのゲートを他方の前記負荷トランジスタのドレーンに接続する工程、
を有することを特徴とする電圧制御差動遅延素子を製造する方法。 - 請求項10において、前記電流制御トランジスタは、電流ソーシングPMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項11において、一対の前記負荷トランジスタは、一対のNMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項11において、一対の前記入力トランジスタは、一対のPMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項11において、前記電流制御トランジスタは、電流シンキングNMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項14において、一対の前記負荷トランジスタは、一対のPMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項14において、一対の前記入力トランジスタは、一対のNMOSトランジスタであることを特徴とする電圧制御差動遅延素子を製造する方法。
- 請求項10において、一対の前記ダイオードは、一対のトランジスタから構成され、そのトランジスタのゲートはドレーンに接続されており、そのトランジスタのチャンネルサイズは、前記負荷トランジスタのチャンネルサイズに実質的に等しいことを特徴とする電圧制御差動遅延素子を製造する方法。
- (a)電流制御トランジスタを形成する手段、
(b)一対の入力トランジスタを形成する手段、
(c)前記入力トランジスタのソースを前記電流制御トランジスタのドレーンに接続する手段、
(d)ほぼ同一のチャンネルサイズを有する一対の負荷トランジスタを形成する手段、
(e)前記入力トランジスタのドレーンを前記負荷トランジスタのドレーンに接続する手段、
(f)前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、かつ対応する前記負荷トランジスタと並列に接続された一対のダイオードを形成する手段、
(g)一方の前記負荷トランジスタのゲートと他方の前記負荷トランジスタのドレーンとを接続する手段、
を有することを特徴とする電圧制御差動遅延素子を製造するシステム。 - (a)電流制御トランジスタを提供するステップ、
(b)入力トランジスタのソースが前記電流制御トランジスタのドレーンに接続された、一対の入力トランジスタを提供するステップ、
(c)一方の負荷トランジスタのゲートが、他方の負荷トランジスタのドレーンに接続され、その負荷トランジスタのドレーンが、対応する前記入力トランジスタのドレーンに接続された一対の負荷トランジスタを提供するステップ、
(d)前記負荷トランジスタのチャンネルサイズと実質的に等しいチャンネルサイズを有し、対応する前記負荷トランジスタと並列に接続された一対のダイオードを提供するステップ、
(e)差動入力信号を、一対の前記入力トランジスタのゲート間に印可するステップ、
(f)差動出力信号を、一対の前記負荷トランジスタのドレーン間より得るステップ、
とを有することを特徴とする電圧制御差動遅延素子を使用する方法。 - 一対の差動入力端子及び一対の差動出力端子を持つ一対のインバータと、前記インバータは、負荷トランジスタと、その負荷トランジスタに並列に接続されたダイオードトランジスタと、前記ダイオードトランジスタ及び前記負荷トランジスタに接続された入力トランジスタとを有しており、
前記負荷トランジスタ間に正のフィードバックを与える対称クロスカップリングとを備え、
前記ダイオードトランジスタのチャンネルサイズは前記負荷トランジスタのチャンネルサイズと等しいことを特徴とする電圧制御差動遅延素子。
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