JPH0590961A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0590961A JPH0590961A JP3251295A JP25129591A JPH0590961A JP H0590961 A JPH0590961 A JP H0590961A JP 3251295 A JP3251295 A JP 3251295A JP 25129591 A JP25129591 A JP 25129591A JP H0590961 A JPH0590961 A JP H0590961A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- signal
- output
- clock signal
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 基準クロック信号が瞬断しても、同期クロッ
ク信号に、周波数変動を発生させないようにすることに
ある。 【構成】 周波数同期したい基準クロック信号１を分周
回路２で分周し、微分回路３に送出し、変化点のみを示
す微分出力信号４に変換する。この信号と、同期クロッ
ク信号５とを周波数検出回路６に加え、周波数検出回路
６により、周波数差をディジタル化し、比較結果信号７
として保護回路８に送出する。保護回路８では、比較結
果信号７に対して、たとえば、３回連続変化時に始めて
出力を変化させる。それゆえ、基準クロック信号１が瞬
断しても、保護回路８の出力は変化しない。保護回路８
により、保護がかけられた比較結果信号は、カウンタ回
路９に入力され、カウンタ回路９では、その周波数差を
表す信号にしたがって、出力信号のデューティ比を変化
させる。
ク信号に、周波数変動を発生させないようにすることに
ある。 【構成】 周波数同期したい基準クロック信号１を分周
回路２で分周し、微分回路３に送出し、変化点のみを示
す微分出力信号４に変換する。この信号と、同期クロッ
ク信号５とを周波数検出回路６に加え、周波数検出回路
６により、周波数差をディジタル化し、比較結果信号７
として保護回路８に送出する。保護回路８では、比較結
果信号７に対して、たとえば、３回連続変化時に始めて
出力を変化させる。それゆえ、基準クロック信号１が瞬
断しても、保護回路８の出力は変化しない。保護回路８
により、保護がかけられた比較結果信号は、カウンタ回
路９に入力され、カウンタ回路９では、その周波数差を
表す信号にしたがって、出力信号のデューティ比を変化
させる。
Description
【０００１】
【産業上の利用分野】本発明は伝送装置等に用いられる
ＰＬＬ回路に関する。
ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来のＰＬＬ回路は、図２に示すよう
に、基準クロック信号１３を第１分周回路１４により分
周し、電圧制御発振器２０の出力である同期クロック信
号１５を第２分周回路１６により分周し、周波数を同じ
にした２つの分周クロックを位相比較回路１７に加え
る。位相比較回路１７は、２つの分周クロックの位相差
を検出し、フィルタ回路１８と増幅回路１９を通すこと
により、位相差を直流電圧に変換する。電圧制御発振器
２０は、入力の直流電圧の変化にしたがい、同期クロッ
ク信号１５の周波数を変化させる。そして、基準クロッ
ク信号１３の周波数を第１分周回路１４により分周した
周波数と、同期クロック信号１５の周波数を分周した周
波数との周波数差を、位相比較回路１７で位相差として
検出し、それをフィルタ回路１８と増幅回路１９を通し
て直流電圧に変換し、電圧制御発振器２０の発振周波数
を変化させ、基準クロック信号１３と周波数同期がとれ
た同期クロック信号１５を出力する。
に、基準クロック信号１３を第１分周回路１４により分
周し、電圧制御発振器２０の出力である同期クロック信
号１５を第２分周回路１６により分周し、周波数を同じ
にした２つの分周クロックを位相比較回路１７に加え
る。位相比較回路１７は、２つの分周クロックの位相差
を検出し、フィルタ回路１８と増幅回路１９を通すこと
により、位相差を直流電圧に変換する。電圧制御発振器
２０は、入力の直流電圧の変化にしたがい、同期クロッ
ク信号１５の周波数を変化させる。そして、基準クロッ
ク信号１３の周波数を第１分周回路１４により分周した
周波数と、同期クロック信号１５の周波数を分周した周
波数との周波数差を、位相比較回路１７で位相差として
検出し、それをフィルタ回路１８と増幅回路１９を通し
て直流電圧に変換し、電圧制御発振器２０の発振周波数
を変化させ、基準クロック信号１３と周波数同期がとれ
た同期クロック信号１５を出力する。
【０００３】
【発明が解決しようとする課題】この従来のＰＬＬ回路
では、基準クロック信号が瞬断するような系で使用した
場合、位相比較回路の出力が大きく変動するため、同期
クロック信号に対し、大きな周波数変動を発生させると
いう問題点があった。
では、基準クロック信号が瞬断するような系で使用した
場合、位相比較回路の出力が大きく変動するため、同期
クロック信号に対し、大きな周波数変動を発生させると
いう問題点があった。
【０００４】本発明の目的は、基準クロック信号が瞬断
しても、同期クロック信号に、周波数変動を発生させな
いようにすることにある。
しても、同期クロック信号に、周波数変動を発生させな
いようにすることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基準クロック信号を入力する分周回路
と、分周回路の出力信号を入力する微分回路と、微分回
路の出力信号と電圧制御発振器の出力信号を入力する周
波数検出回路と、周波数検出回路の出力信号を入力する
保護回路と、保護回路の出力信号と電圧制御発振器の出
力信号を入力するカウンタ回路と、カウンタ回路の出力
信号を入力するフィルタ回路と、フィルタ回路の出力信
号を入力する増幅回路と、増幅回路の出力信号を入力す
る電圧制御発振器とを設けたものである。
に、本発明は、基準クロック信号を入力する分周回路
と、分周回路の出力信号を入力する微分回路と、微分回
路の出力信号と電圧制御発振器の出力信号を入力する周
波数検出回路と、周波数検出回路の出力信号を入力する
保護回路と、保護回路の出力信号と電圧制御発振器の出
力信号を入力するカウンタ回路と、カウンタ回路の出力
信号を入力するフィルタ回路と、フィルタ回路の出力信
号を入力する増幅回路と、増幅回路の出力信号を入力す
る電圧制御発振器とを設けたものである。
【０００６】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００７】図１は本発明の一実施例を示す図である。
図１において、周波数同期したい基準クロック信号１を
分周回路２で分周し、微分回路３に送出し、変化点のみ
を示す微分出力信号４に変換する。この信号と、同期ク
ロック信号５とを周波数検出回路６に加え、周波数検出
回路６により、周波数差をディジタル化し、比較結果信
号７として保護回路８に送出する。保護回路８では、比
較結果信号７に対して、たとえば、３回連続変化時に始
めて出力を変化させる。それゆえ、基準クロック信号１
が瞬断しても、保護回路８の出力は変化しない。保護回
路８により、保護がかけられた比較結果信号７は、カウ
ンタ回路９に入力され、カウンタ回路９では、その周波
数差を表す信号にしたがって、出力信号のデューティ比
を変化させる。この信号をフィルタ回路１０及び増幅回
路１１を通すことにより、直流信号に変換し、電圧制御
発振器１２に入力し、同期クロック信号５の周波数を基
準クロック信号１に同期させるように変化させる。
図１において、周波数同期したい基準クロック信号１を
分周回路２で分周し、微分回路３に送出し、変化点のみ
を示す微分出力信号４に変換する。この信号と、同期ク
ロック信号５とを周波数検出回路６に加え、周波数検出
回路６により、周波数差をディジタル化し、比較結果信
号７として保護回路８に送出する。保護回路８では、比
較結果信号７に対して、たとえば、３回連続変化時に始
めて出力を変化させる。それゆえ、基準クロック信号１
が瞬断しても、保護回路８の出力は変化しない。保護回
路８により、保護がかけられた比較結果信号７は、カウ
ンタ回路９に入力され、カウンタ回路９では、その周波
数差を表す信号にしたがって、出力信号のデューティ比
を変化させる。この信号をフィルタ回路１０及び増幅回
路１１を通すことにより、直流信号に変換し、電圧制御
発振器１２に入力し、同期クロック信号５の周波数を基
準クロック信号１に同期させるように変化させる。
【０００８】たとえば、基準クロック信号１が同期クロ
ック信号５より周波数が高い場合、周波数差を示す比較
結果信号７が、周波数検出回路６から出力される。これ
が、保護回路８の３回連続の保護をぬけ、カウンタ回路
９に入力される。基準クロック信号１の周波数が同期ク
ロック信号５の周波数よりも高い場合、カウンタ回路９
の出力信号は、デューティ比が大きくなるように変化す
る。カウンタ回路９の出力信号は、フィルタ回路１０及
び増幅回路１１を通すことにより、直流信号に変換さ
れ、電圧制御発振器１２の入力電圧は高くなり、同期ク
ロック信号５の周波数は高くなる。
ック信号５より周波数が高い場合、周波数差を示す比較
結果信号７が、周波数検出回路６から出力される。これ
が、保護回路８の３回連続の保護をぬけ、カウンタ回路
９に入力される。基準クロック信号１の周波数が同期ク
ロック信号５の周波数よりも高い場合、カウンタ回路９
の出力信号は、デューティ比が大きくなるように変化す
る。カウンタ回路９の出力信号は、フィルタ回路１０及
び増幅回路１１を通すことにより、直流信号に変換さ
れ、電圧制御発振器１２の入力電圧は高くなり、同期ク
ロック信号５の周波数は高くなる。
【０００９】逆に、基準クロック信号１の周波数が、同
期クロック信号５の周波数よりも低い場合、カウンタ回
路９の出力信号のデューティ比は小さくなり、電圧制御
発振器１２の入力電圧は低くなり、同期クロック信号５
の周波数は低くなる。
期クロック信号５の周波数よりも低い場合、カウンタ回
路９の出力信号のデューティ比は小さくなり、電圧制御
発振器１２の入力電圧は低くなり、同期クロック信号５
の周波数は低くなる。
【００１０】本動作を繰り返すことにより、基準クロッ
ク信号１に同期した同期クロック信号５を得ることがで
きる。
ク信号１に同期した同期クロック信号５を得ることがで
きる。
【００１１】
【発明の効果】以上説明したように、本発明は、基準ク
ロック信号が瞬断するような系でＰＬＬ回路を用いる場
合、保護回路を用いたので、瞬断に対しても、安定した
周波数の同期クロック信号を供給できるという効果が得
られる。
ロック信号が瞬断するような系でＰＬＬ回路を用いる場
合、保護回路を用いたので、瞬断に対しても、安定した
周波数の同期クロック信号を供給できるという効果が得
られる。
【図１】本発明の一実施例を示す図である。
【図２】従来のＰＬＬ回路を示す図である。
【符号の説明】 １ 基準クロック信号 ２ 分周回路 ３ 微分回路 ４ 微分出力信号 ５ 同期クロック信号 ６ 周波数検出回路 ７ 比較結果信号 ８ 保護回路 ９ カウンタ回路 １０ フィルタ回路 １１ 増幅回路 １２ 電圧制御発振器
Claims (2)
- 【請求項１】基準クロック信号を入力する分周回路と、
分周回路の出力信号を入力する微分回路と、微分回路の
出力信号と電圧制御発振器の出力信号を入力する周波数
検出回路と、周波数検出回路の出力信号を入力する保護
回路と、保護回路の出力信号と電圧制御発振器の出力信
号を入力するカウンタ回路と、カウンタ回路の出力信号
を入力するフィルタ回路と、フィルタ回路の出力信号を
入力する増幅回路と、増幅回路の出力信号を入力する電
圧制御発振器とを設けたことを特徴とするＰＬＬ回路。 - 【請求項２】分周回路の出力端を微分回路の入力端に接
続し、微分回路の出力端を周波数検出回路の第１の入力
端に接続し、周波数検出回路の出力端を保護回路の入力
端に接続し、保護回路の出力端をカウンタ回路の第１の
入力端に接続し、カウンタ回路の出力端をフィルタ回路
の入力端に接続し、フィルタ回路の出力端を増幅回路の
入力端に接続し、増幅回路の出力端を電圧制御発振器の
入力端に接続し、電圧制御発振器の出力端を周波数検出
回路の第２の入力端及びカウンタ回路の第２の入力端に
接続し、分周回路の入力端に基準クロック信号を入力
し、電圧制御発振器から同期クロック信号を出力するよ
うにしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251295A JPH0590961A (ja) | 1991-09-30 | 1991-09-30 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251295A JPH0590961A (ja) | 1991-09-30 | 1991-09-30 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590961A true JPH0590961A (ja) | 1993-04-09 |
Family
ID=17220686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251295A Pending JPH0590961A (ja) | 1991-09-30 | 1991-09-30 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000027111A1 (fr) * | 1998-11-04 | 2000-05-11 | Sharp Kabushiki Kaisha | Systeme recepteur de radiodiffusion numerique |
| US6384650B1 (en) | 1999-04-30 | 2002-05-07 | Nec Corporation | Digital phase locked loop circuit |
-
1991
- 1991-09-30 JP JP3251295A patent/JPH0590961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000027111A1 (fr) * | 1998-11-04 | 2000-05-11 | Sharp Kabushiki Kaisha | Systeme recepteur de radiodiffusion numerique |
| US6710814B1 (en) | 1998-11-04 | 2004-03-23 | Sharp Kabushiki Kaisha | Digital broadcast receiving system for detecting short-breaks and holding information based on same |
| US6384650B1 (en) | 1999-04-30 | 2002-05-07 | Nec Corporation | Digital phase locked loop circuit |
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