KR100604103B1

KR100604103B1 - 출력 시간축 교정기

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Publication number: KR100604103B1
Application number: KR1019997007665A
Authority: KR
Inventors: 예로엔 하.쎄.요트. 스테센; 안토니우스 하.하.요트. 닐레센
Original assignee: 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1997-12-22
Filing date: 1998-12-07
Publication date: 2006-07-26
Also published as: WO1999033267A2; JP2001513303A; US6297849B1; CN1253695A; MY132970A; EP0962095B1; EP0962095A2; CN1135839C; DE69804431D1; ES2175818T3; JP4277938B2; WO1999033267A3; DE69804431T2; BR9807450A; KR20000075604A

Abstract

본 발명의 출력 시간축 교정기는 직교 샘플링된 비디오(VS)를 클록 신호(CLK)의 클록 인스턴트(TC)에서 발생하는 비동기 샘플 값에 따라 비동기 샘플링된 비디오(VOS)로 변환시킨다. 비동기 샘플링된 비디오(VOS)는 디스플레이 장치(DD)의 디스플레이 스크린 상에 디스플레이된다. 시간-이산 위상-로크된 루프(PLL)의 이산 시간 오실레이터(DTO)는 시간축 신호(OS)를 공급한다. 시간-이산 위상-로크된 루프(PLL)는 기준 인스턴트(FB)에 로크되는 시간축 신호(OS)를 얻기 위해 디스플레이 장치(DD)의 라인 편향 타이밍을 나타내는 기준 인스턴트(FB)와 시간축 신호(OS) 간의 위상차(PE)를 결정한다. 시간축 신호(OS)는 샘플 레이트 변환기(SRC)를 제어함으로써 클록 인스턴트(TC)에서 발생하는 비동기 비디오 값(VOS)이 샘플 레이트 변환기(SRC)에 의해 직교 샘플링된 비디오(VS)로부터 보간되어 비디오 신호가 디스플레이 스크린 상의 정확한 위치에 디스플레이된다. 본 발명에 따른 출력 시간축 교정기에서, 모든 회로는 하나의 동일한 클록 발생기(OSC)로부터 기원하는 클록 신호(CLK)에 의해 클록된다.

시간축 교정기, 이산 시간 위상 로크된 루프, 보간, 직교화, 샘플링

Description

출력 시간축 교정기{Output Timebase Corrector}

본 발명은 특허 청구의 범위 제1항의 전제부에 정의된 바와 같은 출력 시간축 교정기 및 특허 청구의 범위 제8항의 전제부에 정의된 바와 같은 출력 시간축 교정기를 포함하는 디스플레이 장치에 관한 것이다. 또한, 본 발명은 특허 청구의 범위 제7항의 전제부에 정의된 바와 같은 출력 시간축 교정 방법에 관한 것이다.

미합중국 특허 US-A-5,150,201호는 아날로그-디지털 변환기(이하 A/D 변환기라 칭함), 컬러 디코더, 위상-로크 루프(phase-locked loop)(이하 PLL이라 칭함)에 의해 제어되는 스큐 필터, 신호 처리기, 클록-위상 시프터에 의해 제어되는 이중-포트 메모리(dual-port memory), 및 디지털-아날로그 변환기(이하 D/A 변환기라 칭함)를 구비한 디지털 텔레비전 신호 처리 회로를 개시하고 있다.

A/D 변환기는 디지털화된 비디오 신호를 컬러 디코더에 공급한다. 컬러 디코더는 2가지 색차 신호들 및 휘도 신호를 스큐 필터에 공급한다. PLL은 디지털화된 비디오 신호에 존재하는 동기화 신호를 수신하고, 제어 신호를 스큐 필터에 공급한다. 스큐 필터는 간단한 비디오 처리, 예를 들면 필터링을 용이하게 하기 위해 직교 샘플링된 입력 비디오 신호를 신호 처리기에 공급한다. 신호 처리기는 직교 샘플링된 출력 신호를 이중-포트 메모리에 공급한다. 이중-포트 메모리는 디스플레이 장치에 공급될 아날로그 비디오 신호들을 얻기 위해 지연된 출력 비디오 신호들을 D/A 변환기에 공급한다. A/D 변환기, 컬러 디코더, 스큐 필터 및 이중-포트 메모리의 입력부는 동일한 제1 클록 신호로 클록된다.

클록-위상 시프터는 D/A 변환기 및 이중-포트 메모리의 출력부에 제2 클록 신호를 공급하기 위해 디스플레이 장치의 라인 편향 타이밍을 나타내는 라인 플라이백 신호(line flyback signal) 및 제1 클록 신호를 수신한다. 제2 클록은 클록-위상 시프터에 의해 제1 클록 신호로부터 유도된다. 이러한 클록-위상 시프터에서, 제1 클록 신호는 그의 전체적인 지연이 제1 클록 신호의 기간과 거의 동일한 지연 스테이지들(delay stages)의 체인(chain)을 도입한다. 모든 지연 스테이지들의 탭들(taps)은 라인 플라이백 신호를 인가함으로써 로크(lock)되는 연관된 로킹 스테이지들에 접속된다. 저장된 위상 값은 제1 클록 신호를 지연시키는 데 요구되는 지연 스테이지들의 수를 명시하는 온도계 코드로서 로킹 스테이지들로부터 얻어질 수 있다.

이중-포트 메모리는 직교 샘플링된(제1 클록 신호) 출력 비디오 신호들을 제2 클록 신호와 동기하여 지연된 출력 비디오 샘플들로 변환시킨다. 이 지연은 플라이백 신호에 의해 제어된다.

2개의 클록들이 필요하다는 것이 선행 기술의 단점이다. 2개의 클록들은 동일한 주파수를 갖지만, 위상들이 동적으로 상이함으로써, 간섭을 유발한다. 또한, 클록-위상 시프터는 IC 공정에 좌우되는 디자인을 갖는 매우 섬세한 아날로그 회로라는 것이 선행 기술의 단점이다. 더욱이, 지연의 검정(calibration)은 아날로그 지연이 온도, 공급 전압 및 프로세스 스프레드에 의해 변화함에 따라 필요하다. 2개의 비동기 클록들로 인해, 선행 기술 회로의 시뮬레이션들은 복잡한 아날로그 시뮬레이터들로 수행되어야 한다.

본 발명의 목적은 선행 기술의 결점들을 제거한 출력 시간축 교정기를 제공하는 것이다.

이를 위해서, 본 발명의 제1 양상은 특허 청구의 범위 제1항에 정의된 바와 같은 출력 시간축 교정기를 제공한다. 본 발명의 제2 양상은 특허 청구의 범위 제7항에 정의된 바와 같은 출력 시간축 교정 방법을 제공한다. 본 발명의 제3 양상은 특허 청구의 범위 제8항에 정의된 바와 같은 출력 시간축 교정기를 갖는 디스플레이 장치를 제공한다. 본 발명의 유리한 실시예는 종속항에 정의되어 있다.

출력 시간축 교정기는 직교 샘플링된 비디오 샘플들을 수신한다. 직교 비디오 샘플들은 시간-이산 비디오 처리기에 의해 발생될 수 있다. 이러한 비디오 처리기는 비디오 처리기 내의 비디오 샘플들의 용이한 처리(예를 들면, 1차원 또는 다차원 필터링)를 조장하기 위해 직교 샘플링된 비디오 샘플을 수신하고 공급한다. 출력 시간축 교정기는 직교 샘플링된 비디오 샘플들을 수신하는 시간-이산 샘플 레이트 변환기(time-discrete sample rate converter)를 포함하고, D/A 변환기를 통해 디스플레이 장치에 비동기 샘플링된 비디오 샘플을 공급하기 위해 제어 신호에 의해 제어된다. 시간-이산 비디오 처리기, 샘플 레이트 변환기, 및 D/A 변환기는 클록 인스턴트들(clock instants)을 나타내고 하나의 동일한 클록 발생기에 의해 발생된 클록 신호에 의해 클록된다. 클록 발생기는 크리스탈을 사용함으로써 매우 안정된 주파수에 의해 클록 신호를 발생시킬 수 있다.

시간-이산 위상-로크된 루프의 이산 시간 오실레이터는 디스플레이 장치의 래스터-스캔된 디스플레이 스크린(raster-scanned display screen) 상의 라인 위치와 연관된 기준 인스턴트들에 로크된 시간축 신호로서 샘플 레이트 변환기의 제어 신호를 발생시킨다. 기준 인스턴트들은 음극선관 주변의 라인 편향 코일을 통해 라인 편향 전류를 발생시키는 라인 편향 회로에서 발생하는 라인 플라이백 펄스들(line flyback pulses)일 수 있다.

본 발명에 따른 출력 시간축 교정기는 직교 샘플링된 비디오를, 저역 필터링 후 기준 인스턴트들에 로크되는 라인-로크된 비디오로 변환시킨다. 본 발명에 따른 출력 시간축 교정기에서, 직교 샘플링된 비디오는 기준 인스턴트들에 로크되지 않는 클록 신호에 의해 클록된다. 그 이유는 라인-로크된 비디오 또한 비동기 샘플링된 비디오 샘플들이라 칭해지기 때문이다. 클록 신호의 클록 인스턴트들에서 발생하는 샘플 값들은 샘플 레이트 변환기에 의해 직교 샘플링된 비디오로부터 보간되어야 한다. 결과적으로, 시간-이산 위상-로크된 루프는 비디오 값들이 디스플레이 스크린 상의 교정 위치에서 발생하는 방식으로 샘플 레이트 변환기를 제어한다.

본 발명에 따른 출력 시간축 교정기에서, 모든 회로들은 하나의 동일한 클록 발생기로부터 기원하는 클록 신호에 의해 클록된다. 원칙적으로, 클록 발생기는 하나의 클록 신호를 발생시킨다. 그러나, 출력 시간축 교정기의 상이한 회로들에 클록 주파수들을 공급할 수 있고, 그의 클록 주파수들은 서로 정수배이고, 그들 모두는 동일한 위상을 갖는다. 상이한 클록-위상으로 인한 간섭은 발생하지 않을 것이고, 어떠한 아날로그 회로도 연관되지 않고, 회로는 디지털 시뮬레이터로 시뮬레이션될 수 있다.

특허 청구의 범위 제2항에 정의된 실시예에서, 파형 발생기는 제어 신호를 샘플 레이트 변환기에 공급하기 위해 시간축 신호를 수신한다. 제어 신호는 원하는 파형에 따라 채택된 시간축 신호이다. 이 파형은 디스플레이 스크린 상의 전자 빔의 일정치 않은 편향 속도를 보상하도록 선택된다. 전체 스크린에 걸쳐 일정한 편향 속도를 얻기 위해 편향 회로에서 고가의 측정장치들이 적용되지 않는 경우(예를 들면, 동-서 교정, 또는 선형 코일이 누락되었을 때) 일정치 않은 편향이 발생한다. 이러한 방식으로, 편향에서 결함들은 보다 저렴하고 신뢰할 수 있는 신호 처리에 의해 교정된다.

특허 청구의 범위 제3항에 정의된 실시예에서, 이산 시간 오실레이터는 소정의 시간 기간 후 특정 시작 값에서 재시작하는 주기적인 시간-이산 톱니 신호를 발생시키기 위해 모든 클록 인스턴트들에서 증분 값을 적분한다. 시간축 신호는 선택된 기준값과 기준 인스턴트들에서 시간축 신호의 값 간의 차이값에 의존하여, 주기적 시간축 신호의 소정의 시간 기간을 제어함으로써 기준 인스턴트들에 로크된다. 시간축 신호는 기준 인스턴트들에서 차이 값이 결정된 후 특정 시작값(또는 미리 설정된 값)에서 재시작한다. 시간축 신호의 반복 기간은 증분값 또는 플라이백 값을 채택함으로써 제어될 수 있다. 플라이백 값은 시간축 신호의 특정 기간에서 시간축 신호의 최종 샘플 값과 후속 기간의 미리 설정된 값 간의 차이이다. 플라이백 값은 서브-클록 정확도에 의해 발생된다. 이러한 이산 시간 오실레이터 자체는 아직 공개되지 않은 출원인의 특허 출원 PHN16,696호에 개시되어 있으며, 본 명세서에 참고 문헌으로서 포함한다.

특허 청구의 범위 제4항에 정의된 실시예에서, 이산 시간 오실레이터는 클록 인스턴트들에서 오실레이터 값들(시간축 신호)을 발생시킨다. 오실레이터 값들은 클록 인스턴트마다 일정한 증분으로 증가된다. 톱니형 시간축의 기간은 플라이백 값에 의해 제어된다. 파형 발생기는 대응하는 계수를 각각의 다항식 서브-텀에 곱함으로써 제한된 양의 선택된 계수들로부터 다항식 파형들을 발생한다. 예를 들면, 파형 발생기는 2차원 2차-스플라인 파형들(two-dimensional quadratic-spline waveforms)을 발생할 수 있다. 파형 발생기는 승산기를 적분기로 대체함으로써 단순한 구조를 갖고, 이는 이산 시간 오실레이터가 일정한 증분을 갖고, 그의 플라이백 높이 또는 미리 설정된 값에 의해 제어되기 때문에 가능하다. 각각의 적분기는 적분기 시작값 및 적분기 증분값을 수신하고, 모든 값들은 선택된 계수들에 의해 결정된다.

특허 청구의 범위 제5항에 정의된 실시예는 파형 발생기에 의해 발생된 파형이 이산 시간 오실레이터로 정확하게 로크된다는 이점을 갖는다. 적분기들의 시작값들 및 증분값들은 시간축의 서브-클록 위치에 좌우된다.

본 발명의 여러 가지 양상들을 첨부된 도면들을 참조하여 설명한다.

도 1은 본 발명에 따른 출력 시간축 교정기의 블록도.

도 2는 도 1의 시간-이산 위상-로크된 루프의 실시예의 블록도.

도 3은 도 2의 시간-이산 위상-로크된 루프에 사용하기 위한 위상 검출기(PD)의 실시예의 블록도.

도 4는 이산 시간 오실레이터의 실시예에 의해 발생된 시간축 신호를 나타내는 도면.

도 5A는 디스플레이 스크린 상의 기하학적 왜곡의 실시예를 개략적으로 예시하고, 도 5B는 본 발명에 따른 비디오 보간 수단에 의한 기하학적 교정을 개략적으로 예시하는 도면.

도 6은 본 발명의 실시예에 따른 파형 발생기에 의해 발생된 파형 및 시간축 신호를 나타내는 도면.

도 7은 본 발명의 실시예에 따른 2차원 다항식 파형 발생기의 블록도를 나타내는 도면.

도 8은 본 발명의 실시예에 따른 수평 2차 스플라인 파형 발생기의 실시예를 나타내는 도면.

도 9는 도 8의 스플라인 파형 발생기의 적분기에 대한 적분기 시작값을 발생시키기 위한 본 발명에 따른 회로의 실시예를 나타내는 도면.

도 1은 본 발명에 따른 출력 시간축 교정기의 블록도를 나타낸다.

클록 발생기(OSC)는 수신된 비디오 신호(VI)의 라인-동기화 신호의 반복 주파수와 디스플레이 장치(DD)의 라인 편향의 반복 주파수로도 로크되지 않는 일정한 반복 주파수를 갖는 클록 인스턴트들(TC)을 나타내는 클록 펄스들을 포함하는 주기적 클록 신호(CLK)를 발생시킨다.

시간-이산 비디오 신호 처리기(SP)는 직교 샘플링된 비디오 샘플들(VS)을 공급하기 위해 직교 샘플링된 입력 비디오 샘플들(VI) 및 클록 신호(CLK)를 수신한다. 비디오 샘플들(VS)은 클록 인스턴트들(TC)에서 발생한다. 직교 샘플됨은 비디오 샘플들(VS)이 직교 샘플링 그리드 상의 이산 위치의 함수이고, 각각의 비디오 라인은 비동기 클록 인스턴트들(TC)과 독립적으로, 동일한 수의 샘플들로써 나타내져, 사실상 비디오 샘플들(VS)이 입력 비디오 샘플들(VI)의 라인-동기 신호(line-synchronizing signal)의 반복 주파수에 로크되는 것을 나타낸다. 직교 비디오 샘플을 발생시키기 위한 실시예는 선행 기술 US-A-5,150,201호에 개시되어 있으며, 여기에 참고 문헌으로 포함한다. 선행 기술에서, 디지털 위상-로크된 루프(선행 기술의 도 1에서 PLL1)는 디지털화된 비디오 신호에 포함된 라인-동기화 신호 및 디지털 오실레이터 신호의 위상들을 포함한다. 위상차는 비디오 경로에서 지연 장치 및 스큐 필터를 제어한다.

본 발명에 따른 시간-이산 신호 변환기(SC)는 직교 샘플링된 비디오 샘플들을 수신하는 시간-이산 샘플 레이트 변환기(SRC)를 포함하고, 디스플레이 장치(DD)에 비동기 샘플링된 비디오 샘플들(VOS)을 공급하기 위해 제어 신호(CS)에 의해 제어된다.

제어 회로(CC)는 디스플레이 장치(DD)의 래스터-스캔된 디스플레이 스크린의 라인 주파수와 관련된 기준 정보(FB)에 로크되는 시간축 신호(OS)를 발생시키는 시간-이산 위상-로크된 루프(PLL)(도 2 참조)를 포함한다. 시간축 신호(OS)는 위상-로크된 루프(PLL)의 이산 시간 오실레이터(DTO)의 출력 신호이다. 시간축 신호(OS)는 오실레이터 신호(OS)라 칭하기도 한다. 기하학적 예비 교정이 필요한 경우, 제어 회로(CC)는 소정의 파형에 따라 시간축 신호(OS)를 채택하는 파형 발생기(WG)를 더 포함할 수 있다. 이러한 경우, 파형 발생기(WG)는 제어 신호(CS)를 샘플 레이트 변환기(SRC)에 공급한다. 기하학적 예비 교정은 디스플레이 장치(DD)가 화상관(picture tube)의 스크린의 걸쳐 전자빔의 일정치 않은 주사 속도를 유발하는 화상관 편향 코일 장치(picture tube deflection coil arrangement)(TCC)(도 5A 참조)를 포함하는 경우, 및 일정한 주사 속도를 얻기 위한 라인 편향 회로에 통상적으로 사용된 교정들이 구현되지 않은 경우에 필요하다. 기하학적 예비 교정은 샘플 레이트 변환기(SRC)에 의해 직교 샘플링된 비디오 신호들(VS)의 지연을 제어함으로써 얻어지므로, 이는 스크린 상의 왜곡된 기하학에 부합한다. 시간축 신호(OS)는 어떠한 기하학적 예비 교정이나 스케일링(scaling)이 필요치 않은 경우에 제어 신호(CS)로서 공급된다.

또한, 시간-이산 신호 변환기(SC) 및 제어 회로(CC)는 클록 신호(CLK)에 의해 클록된다.

본 발명에 따른 출력 시간축 교정기는 클록 신호(CLK)의 클록 인스턴트들((TC)에서 발생하는 비동기 샘플 값들로 직교 샘플링된 비디오(VS)를 비동기 샘플링된 비디오(VOS)로 변환시킨다. 비동기 샘플 값들(VOS)은 샘플 레이트 변환기(SRC)에 의해 직교 샘플링된 비디오(VS)로부터 보간된다. 시간-이산 위상-로크된 루프(PLL)는 기준 인스턴트들(FB)에서 시간축 신호(OS)의 값(OVE)과 기준 레벨 간의 차이 값일 수 있는 위상 차(PE)에 응답하여 샘플 레이트 변환기(SRC)를 제어한다. 기준 인스턴트들(FB)과 클록 인스턴트들(TC) 간의 위상 차에 따라 샘플 레이트 변환기(SRC)의 서브-클록 위치를 제어하는 것이 가능하다.

미합중국 특허 공개 US-A-5,280,352호는 시간-이산 위상-로크된 루프에 의해 제어되는 입력 샘플 레이트 변환기(교정 메모리 및 보간기/데시메이터(decimator)를 개시하고 있다. 입력 샘플 레이트 변환기 및 위상-로크된 루프들 모두는 동일한 클록 신호에 의해 클록된다. 위상-로크된 루프는 클록 신호로부터 발생된 기준 펄스와 샘플 레이트 변환기의 출력에서 다시 샘플링된 동기 펄스 간의 위상 차를 결정한다. 이러한 입력 샘플 레이트 변환기는 시스템 클록에 로크되지 않은 클록 래스터를 갖는 입력 화상 신호를, 샘플 레이트 변환기의 출력에서 동기화 순간이 기준 펄스와 일치하는 방식으로 샘플 레이트 변환기를 제어함으로써 시스템 클록으로부터 유도된 기준 수평 동기화 래스터 상으로 변환시킨다. 변환된 화상화 신호는 기준 수평 동기화 신호에 의해 정의된 직교 래스터에 존재한다. 이러한 입력 샘플 레이트 변환기는 본 발명에 따라 출력 시간축 교정기에 대한 입력 신호를 발생시킨다. 이와는 대조적으로, 본 발명의 양상에 따라, 이산 위상-로크된 루프(PLL)는 직교 샘플링 래스터에 대한 입력 비디오 신호가 디스플레이 장치(DD)의 라인 주파수로부터 유도된 샘플링 래스터로 변환되는 방식으로 출력 샘플 레이트 변환기(SRC)를 제어한다. 또는, 달리 말하면, 비디오 신호는 디스플레이 장치(DD)의 라인 주파수가 클록 신호(CLK)에 로크되지 않지만 디스플레이 장치(DD) 상에 정확하게 디스플레이되는 방식으로 샘플 레이트 변환기(SRC)에서 보간된다. 선행 기술은 디스플레이 장치(DD)의 라인 편향에 대한 정보를 수신하지 않는다. 본 발명에서, 기준 인스턴트들(FB)은 클록 인스턴트들(TC)에 대하여 비동기로 발생하지만, 선행 기술에서 동기화 기준은 고유하게 클록 인스턴트들에 로크된다.

도 2는 도 1의 시간-이산 위상-로크된 루프(PLL)의 실시예의 블록도를 보여준다.

A/D 변환기(ADC)는 계산 유닛(CAL)에 시간-이산 동기화 신호(TDS)를 공급하기 위해 클록 인스턴트들(TC) 및 주기적으로 발생하는 아날로그 기준 인스턴트(FB)를 수신한다. 아날로그 기준 인스턴트(FB)는 기준 펄스의 에지가 기준 레벨에 교차하는 인스턴트에 의해 정의될 수 있다(예를 들면, 클립(clip)된 라인 플라이백 펄스가 그의 중간 값 레벨에 교차하는 인스턴트). 아날로그 기준 인스턴트(FB)는 이하 기준 인스턴트(FB)라 칭한다. A/D 변환기(ADC) 및 계산 유닛(CAL)은 동기 위치 검출기(P)의 일부이다.

본 명세서에 참고 문헌으로 포함되는 선행 기술의 미합중국 특허 공개 US-A-5,181,115호로부터 알 수 있듯이, 시간-이산 동기화 인스턴트들(SI)은 기준 펄스의 에지 동안 발생하는 시간-이산 동기화 신호(TDS)의 시간-이산 값들을 보간함으로써 결정될 수 있다. 동기 위치 검출기(P)는 서브-클록 기간 정확도로 기준 인스턴트(FB)의 위치를 나타내는 디지털 워드들(digital words)로서 시간-이산 동기화 인스턴트(SI)를 공급한다.

이산 시간 오실레이터(DTO)는 적분기(ACC) 및 제어 유닛(CU)을 포함한다. 적분기(ACC)는 클록 신호(CLK)의 클록 인스턴트들(TC)에서 이산 오실레이터 값들(OV)을 나타내는 주기적 오실레이터 신호(OS)를 공급한다. 이러한 경우, 오실레이터 신호(OS)는 각각의 클록 기간(TC) 동안 증분 값(INC)을 합산함으로써 얻어진 디지털 계단식(digital stairacase)이다. 제어 유닛(CU)은 후속 기간에서 오실레이터 신호(OS)의 시작 값을 제어하기 위해 플라이백 값(FBH)을 적분기(ACC)에 공급한다. 시작 값은 오실레이터 신호(OS)와 기준 인스턴트들(FB) 간의 위상 로크를 얻기 위해 제어 신호(SCS)에 좌우된다. 증분 값(INC)은 소정의 고정된 값을 갖는다.

샘플러(SA1)는 기준 인스턴트(FB)에 관련된 클록 인스턴트(TC1)에서 오실레이터 신호(OS)의 값(OV1)을 샘플링한다. 타이밍 제어 유닛(TCU)은 클록 인스턴트(TC1)를 공급하기 위해 시간-이산 동기화 신호(TDS)를 수신한다. 샘플러(SA1)는 데이터 입력에서 오실레이터 신호(OS)를 수신하는 D-형 레지스터일 수 있고, 각각의 로드에서 에지로서 클록 인스턴트는 입력을 가능케 한다. 마이크로프로세서가 사용되는 경우, 값(OV1)이 메모리에 저장될 수 있다.

위상 검출기(PD)는 샘플링된 값(OV1), 동기화 인스턴트(SI) 및 증분 값(INC)을 사용함으로써 오실레이터 신호(OS)와 기준 인스턴트(FB) 간의 위상 에러(PE)를 추정한다. 위상 검출기(PD)는 하기 식으로 위상 에러(PE)를 계산한다.

PE = REF - OV1 - δ* INC

여기서,

삭제

REF는 기준 값이고,

OV1은 샘플링 값이며,

INC는 증분 값이고,

δ는 클록 기간에서 기준 인스턴트(FB)의 위치를 측정하는 인자이다. 시간-이산 동기화 인스턴트(SI)를 디지털 워드로 나타내는 경우, 인자 δ는 2개의 후속 클록 인스턴트들(TC) 간의 분율을 결정하는 최소한의 상당한 비트들로 나타낼 수 있다.

삭제

위상 에러(PE)는 증분값(INC)을 사용하고, 그로 인해 오실레이터 신호(OS)의 기울기를 사용함으로써 추정된다. 샘플링된 값(OV1)으로부터 기준 값(REF)을 감산하고, 증분 값(INC)에 따라 인자 δ의 승산치를 가산하는 것이 가능하다. 증분 값(INC)은 샘플링 값(OV1)과 또 다른 클록 인스턴트(TC2)에서 샘플링된 오실레이터 신호(OS)의 또 다른 샘플링 값(OV2) 간의 차이로서 결정될 수도 있다. 예를 들면, 제1 값(OV1)은 기준 인스턴트(FB) 후에 제1 클록 인스턴트(TC1)에서 샘플될 수 있다. 이러한 경우, 제2 값(OV2)은 기준 인스턴트(FB)에 바로 선행하는 클록 인스턴트에서 샘플링된 값일 수 있다. 샘플 클록 인스턴트들(TC1 및 TC2)의 선택은 본 발명에 대한 중요한 이슈가 아니다. 이들 샘플 클록 인스턴트들(TC1 및 TC2)이 동기화 인스턴트(SI)를 보간하기 위해 사용되는 경우, 클록 인스턴트들(TC1, TC2) 모두는 기준 펄스(FB)의 동일한 에지 동안 발생하도록 선택되는 것이 중요하다.

선택적인 디지털 루프 필터(LF)는 이산 시간 오실레이터(DTO)에 제어 신호(SCS)를 공급하기 위해 위상 에러(PE)를 필터링한다.

위상 검출기(PD)의 실시예는 도 3에 관련하여 개시된다.

본 발명에 따른 시간-이산 위상-로크된 루프의 오퍼레이션은 도 4의 설명에서 분명해질 것이다. 이러한 시간-이산 위상-로크된 루프는 아직 공개되지 않은 본 출원인의 특허 출원 PHN16,696호에 상세히 개시되어 있다.

도 3은 본 발명에 따른 시간-이산 위상-로크된 루프(PLL)에 사용하기 위한 위상 검출기(PD)의 실시예의 블록도를 나타낸다. 위상 검출기(PD)는 제1 감산기(SB1), 승산기(MP) 및 제2 감산기(SB2)를 포함한다. 제1 감산기(SB1)는 조악한 위상 에러(CPE)를 공급하기 위해 기준 값(REF)으로부터 샘플링된 값(OV1)을 감산한다. 조악한 위상 에러(coarse phase error: CPE)는 기준 인스턴트(FB)와 주기적 오실레이터 신호(OS) 간의 실제 위상 에러를 대강 나타내는 것인데, 그 이유는 기준 인스턴트(FB)만에 근사되는 클록 인스턴트(TC1)에서 발생하는 오실레이터 신호(OS)의 값(VO1)이 사용되기 때문이다. 승산기(MP)는 승산된 차이(MD)를 얻기 위해 분율 δ를 증분 값(INC)에 승산한다. 분율 δ는 클록 인스턴트들(TC)에 대한 기준 인스턴트(FB)의 위치 측정치이다. 분율 δ는 2개의 클록 인스턴트들(TC1, TC2) 간의 기간의 백분율로서 기준 인스턴트(FB) 또는 동기화 인스턴트(SI)의 위치를 표현할 수 있다. 예를 들면, 클록 인스턴트(TC1)가 클록 인스턴트(TC2) 전에 발생되는 경우, δ=20% 또는 δ=0.2는 기준 인스턴트(FB)가 인스턴트 TC1+0.2*(TC2-TC1)에서 발생하는 것을 나타낸다. 제2 감산기(SB2)는 위상 에러(PE)를 얻기 위해 조악한 위상 에러(CPE)로부터 승산된 차이(MD)를 감산한다. 결과적으로, 위상 에러(PE)는 하기 식으로 표현될 수 있다.

PE = REF - OV1 - δ* INC

사실상, 위상 에러(PE)는 기준 인스턴트(FB)에서 발생하는 오실레이터 신호(OS)의 보간된 값(OVE)(도 4 참조)과 기준 값(REF) 간의 차이이다. 여러 가지 다른 방식들로 분율 δ를 정의할 수 있다.

도 4는 이산 시간 오실레이터(DTO)의 실시예에 의해 발생된 오실레이터 신호(OS)를 나타낸다. 오실레이터 신호(OS)는 클록 인스턴트들들(TC)에서 이산 값들(OV)을 포함한다. 주기적 오실레이터 신호(OS)의 기간은 제1 값(ST1)에 따라 t1에서 시작한다. 오실레이터 신호(OS)의 다음 값은 오실레이터 신호(OS)의 선행 값에 일정한 증분(INC)을 가산함으로써 얻어진다. 오실레이터 신호(OS)의 다음 기간은 미리 설정된 값(ST2)으로 t2에서 시작한다. 도 4에서, 오실레이터 신호(OS)의 1 기간의 클록 인스턴트들(TC)의 수는 간략히 할 목적상 적게 유지된다. 오실레이터 신호가 각각 값들(OV1 및 OV2)을 갖는 클록 인스턴트들(TC1 및 TC2) 사이에서 발생된다고 가정하자. 기준 레벨(REF)은 기준 인스턴트(FB)가 발생할 것으로 기대될 때 인스턴트(TP)에서 오실레이터 값들(OV)을 통해 직선에 교차한다. 오실레이터 신호(OS)는 적절한 상황에서 인스턴트(TP)가 기준 인스턴트들(FB)과 일치하는 방식으로 증분값(INC) 및 플라이백 값(FBH)을 제어함으로써 기준 인스턴트들(FB)에 로크된다. 그러나, 도 4에 나타낸 바와 같이, 오실레이터 신호(OS)는 기준 인스턴트(FB) 전에 지체되고, 위상 에러(PE)가 검출된다. 위상 에러(PE)는 사실상 기준 인스턴트(FB)와 인스턴트(TP) 간의 시간 차를 나타낸다. 기준 인스턴트(FB)는 기준 펄스의 샘플 값으로부터 보간되는 시간-이산 동기화 인스턴트(SI)에 의해 서브-클록 정확도로 나타낸다. 위상 에러(PE)는 기준 인스턴트(FB)에서 오실레이터 신호(OS)의 보간된 값(OVE)과 기준 값(REF) 간의 차이로서 계산될 수 있다.

오실레이터 신호(OS)의 플라이백 높이(FBH)는 이러한 위상 에러(PE)에 기초하여 계산된다. 도시된 경우에, 동기화 인스턴트는 초기에 발생되고, 플라이백 높이(FBH)는 감소되어, 제1 값(ST1)보다 큰 값에 의해 미리 설정된 값(ST2)을 초래한다. 미리 설정된 값(ST2)을 직접적으로 계산할 수도 있다. 플라이백 높이(FBH) 또는 미리 설정된 값(ST2)은 다음 기간에서 위상 에러(PE)가 정확히 0이 되는 방식으로 계산될 수 있다. 예를 들면 (비례적이고 통합적인) PI 필터로, 먼저 위상 에러(PE)를 필터링할 수도 있다. 오실레이터 신호(OS)의 제2 값(OV2)이 발생된 후, 위상 에러(PE) 및 플라이백 높이(FBH) 또는 미리 설정된 값(ST2)을 결정하기 위해 약간의 시간이 필요하다. 결과적으로, 실제로, 오실레이터 신호(OS)의 다음 기간 전에 약간의 클록 기간들을 지속시킨다.

시간의 함수로서 픽셀 위치를 개시하는 오실레이터 신호(OS)는 샘플 레이트 변환기(SRC)를 직접적으로 제어하기 위해 또는 파형 발생기(WG)를 통해 사용된다. 오실레이터 신호(OS)의 값(OV)이 비디오 신호의 위치가 공급되어야 하는 순간 마다(또한 2개의 연속적인 클록 인스턴트들(TC) 사이에서) 측정된다. 예를 들면, 7.3의 오실레이터 신호의 값(OV)은 공급될 비디오 샘플의 값이 정의된 알고리즘에 따라 주변 입력 비디오 값으로부터 보간되어야 하는 것을 나타낸다. 입력 비디오 값들은 클록 인스턴트(TC)들에서 적분 값들에서 발생한다. 오실레이터 값(OV)의 적분부는 어떤 입력 비디오 샘플들이 샘플 레이트 변환기(SRC)에 공급되어야 하는지를 결정한다. 오실레이터 값(OV)의 분율은 0과 1 클록 기간 간의 서브-클록 기간 지연을 수행하는 가변 지연 필터를 제어한다. 메모리는 가변 지연 필터에 공급될 입력 비디오 샘플들을 저장할 필요가 있다.

이러한 메모리 및 가변 지연 필터를 포함하는 샘플 레이트 변환기의 상세한 예는 교정 메모리 및 보간기/데시메이터의 조합으로서, 본 명세서에 참고 문헌으로 포함된 미합중국 특허 공개 US-A-5,280,352호에 개시되어 있다.

"이상적인" 보간 필터인 단순하고 저렴한 가변 지연 필터는 가변 위상 지연 필터 또는 비적분 지연 회로로서 유럽 특허 출원 공개 EP-A-660514호 및 EP-A-576081호에 기재되어 있으며, 본 명세서에 참고 문헌으로서 포함되어 있다. 이러한 출력 구동 샘플 레이트 변환기들(SRC)은 요구되는 출력 샘플마다 보간들을 수행하고, 제어 신호(CS)와 출력 신호(VOS) 간의 지연을 격지 않는다.

샘플 레이트 변환기(SRC)는 앞서 기재된 바와 같이, 입력 비디오 샘플들(VS)로부터 출력 비디오 샘플들(VOS)을 보간하고, 샘플 레이트 변환기(SRC)는 디스플레이 스크린 상의 정확한 위치에 발생하는 출력 비디오 샘플들(VOS)을 얻기 위해 입력 비디오 샘플들(VS)을 지연시킨다. 가변 지연의 적분부는 입력 메모리의 기록 어드레스와 판독 어드레스 간의 오프셋에 의해 이루어진다. 가변 지연의 서브-픽셀부는 가변 위상 지연 필터와의 보간에 의해 얻어진다.

압축 모드에서, 가변 위상 지연 필터의 출력에서 위상 단계(phase step)는 입력 샘플의 하나의 샘플링 기간보다 더 크다. 따라서, 하나의 클록 기간에 2개의 연속 샘플들을 가변 위상 지연 필터에 도입할 수 있어야 한다. 속도 요구사항들의 배가를 방지하기 위해, 이는 가변 위상 지연 필터의 입력과 병행하여 2개의 연속 샘플들을 제공함으로써 실현될 수 있다. 결과적으로, 입력 메모리는 단일 클록 기간 동안 하나의 샘플을 기록하고, 2개의 샘플들을 판독하기 위해 멀티플렉스되어야 한다.

일부 확장 및 일부 압축을 수행할 수 있는 다위상 필터(polyphase filter) 또한 적합하다.

여러 가지 방식들로 오실레이터 값(OV)의 분율을 정의할 수 있다. 예를 들면, 이 분율은 클록 기간의 절반에서 0으로 직선으로 감소시키고, 클록 기간의 절반에서 클록 기간의 종료에 이르기까지 다시 1로 직선으로 증가시키기 위해 클록 기간의 시작점에서 값 1로 시작할 수 있다. 분율의 부호 비트는 클록 기간의 절반에서 역전된다. 이러한 분율은 가변 지연 필터가 유럽 특허 출원 공개 EP-A-660514호 및 EP-A-576081호에 개시된 바와 같이 사용되는 경우에 필요하다.

도 5는 본 발명에 따른 비디오 보간에 의한 기하학적 교정을 개략적으로 예시한다. 도 5A는 완전한 기하학을 갖는 입력 화상(IPV)로부터 기원하는 비디오 신호에 의해 구동되는 화상관 편향 코일 장치(TCC)를 보여준다. 임의의 교정 측정 없이, 화상관의 스크린 상에 디스플레이된 화상(OP)은 화상관 편향 코일 장치(TCC)의 결함들로 인해 기하학적으로 왜곡될 수 있다. 도시된 왜곡들은 동-서 교정이 수행되지 않는 경우에 발생한다. 도 5B에서, 입력 화상(IPV) 및 화상관 편향 코일 장치(TCC)는 도 5A에 대응하는 소자들과 동일하다. 본 발명의 실시예에 따라, 스크린 상에 디스플레이된 화상(OP)의 완전한 기하학이 얻어지고, 시간축 교정 후의 경우, 미리 교정된 입력 화상(CP)이 화상관 편향 코일 장치(TCC)에 공급되는 방식으로 샘플 레이트 변환기(SRC)가 더 제어된다는 것이 인식된다. 따라서, 입력 화상 비디오 샘플들(IPV)은 디스플레이 스크린을 따라 전자 빔의 일정치 않은 스크린 속도에 부합하도록 디스플레이된다.

도 6은 본 발명의 실시예에 따른 파형 발생기(WG)에 의해 발생된 파형 및 시간축 신호(OS)를 나타낸다.

어떠한 기하학적 교정들이 필요치 않은 경우, 오실레이터 신호(OS)(도 6에 실쇄선으로 나타냄)는 직교 샘플링된 비디오 샘플들(VS)로부터 비동기 샘플링된 비디오 샘플들(VOS)을 얻기 위한 제어 신호(CS)로서 샘플 레이트 변환기(SRC)에 공급된다.

기하학적 교정들이 필요한 경우, 바람직한 샘플 레이트 변환 인자는 하나의 비디오 라인에서 조차 직선으로부터 유도되어야 한다. 도 6에서 곡선은 편향이 동-서 왜곡을 위해 교정되지 않는 경우 스크린의 상부 또는 하부에서 파형 발생기(WG)에 의해 발생된 파형의 예를 나타낸다. 스크린의 수직 에지를 향하여, 샘플 레이트 변환기에 의해 도입된 지연량이 감소됨으로써, 비-동-서 교정 편향으로 인한 확장을 보상하기 위해 화상관에 공급된 비디오를 압축한다. 파형은 시간-이산 제어 신호(CS)의 형상을 나타낸다.

파형을 얻기 위해, 화상관 편향 코일 장치(TCC)에 의해 도입된 기하학적 왜곡들의 정확한 설명이 필요하다. 파형 발생기(WG)는 시간-이산 위상-로크된 루프(PLL)에 의해 발생된 라인-로크된 시간축 파형(이산 시간 오실레이터(DTO)의 출력 신호(OS))에 로크되는 파형을 발생시킬 필요가 있다. 파형의 형상은 조절 가능하다. 파형 발생기(WG)는 많은 공지된 방식들 중의 임의의 방식으로 실현될 수 있다. 파형 발생기(WG)는 출력 신호(OS)의 샘플이 메모리를 연속적으로 어드레스하기 위해 사용되는 경우 테이블 룩업 시스템일 수 있고, 그 파형은 메모리의 어드레스된 셀에 저장된 값들로 구성된다. 이러한 테이블 룩업 시스템은 큰 메모리를 필요로 한다. 따라서, 파형 발생기(WG)는 라인당 원하는 다항식 파형을 결정하는 계수들을 사용함으로써 파형을 발생시킨다.

결과적으로, 파형 발생기(WG)는 샘플 레이트 변환기(SRC)의 각각의 입력 샘플에 대해, 원하는 시간 위치에서 대응하는 출력 샘플을 얻는 데 필요한 지연을 계산한다고 말할 수 있다.

도 7은 본 발명의 실시예에 따른 2차원 파형 발생기(WG)의 블록도를 나타낸다. 기하학적 교정은 2개의 변수 x(라인 방향) 및 y(라인들의 래스터 내의 실제 라인의 위치)의 함수인 2차원 파형을 필요로 할 수 있다. 래스터-스캔된 화상관의 경우, 래스터의 라인들이 수직 방향(y)으로 서로 후속하도록 수평 방향(x)의 라인들을 주사하는 것이 일반적이다. 교차된 스캔의 경우, 라인들은 수직 방향(x)으로 스캔되고, 수평 방향(y)으로 서로 연속한다.

화상이 통상적인 방식으로 주사된다고 가정하자. 2차원 파형은 래스터 내의 비디오 픽셀마다에 대한 정보를 포함해야 한다. 수많은 양의 파형 데이터가 예를 들면 13 수평*11수직=143 조정 계수들(AC), 각각 64개의 픽셀들로 일정 간격을 유지하고, 각각의 분리된 라인들로부터 발생된다. 이들 143개의 조정점들 중에서, 11*9=99가 스크린의 가시부에서 선택되고 나머지 44개의 가상 지점들이 스크린의 가시부 외부에 위치된다. 이들 44개의 지점들은 스크린의 에지 근처의 파형 기울기를 정의한다. 조정 계수(AC)는 수직 방향 및 수평 방향 모두에서 보간되어야 한다.

조정 계수들(AC)은 메모리(MEM)에 저장되고, 11개의 수직 조정 계수들(AC)의 13 세트들 각각으로부터 각각의 라인당 하나의 중간 계수(IC)인 중간 계수(IC)를 보간함으로써 13*576 중간 계수들(IC)이 발생된다. 수평 보간기(HI)는 13 중간 계수들(IC)의 576 세트들 각각으로부터 704 데이터 워드들을 보간한다. 이러한 방식으로, 704*576 데이터 워드들을 포함하는 2차원 파형이 발생된다. 이러한 데이터 워드들의 스트림은 샘플 레이트 변환기(SRC)에 공급된 제어 신호(CS)이다. 수직(VI) 및 수평(HI) 보간기 모두는 보간된 데이터 워드가 발생되어야 하는 순간을 결정하기 위해 입력된 시간축으로서 이산 시간 오실레이터(DTO)의 출력 신호(OS)의 이산 시간 오실레이터(DTO)를 사용한다. 시퀀서(sequencer: SE)는 이산 시간 오실레이터(DTO) 샘플들(OV)에 기초하여 파형 발생기(WG)에서 활성 시간을 재기 위해 어드레스(ADR) 및 메모리 제어 신호(CSR)를 메모리(MEM)에 공급하고, 수직 보간기 제어 신호(CVI)를 수직 보간기(VI)에 공급하고, 수평 보간기 제어 신호(CHI)를 수평 보간기(HI)에 공급한다.

이러한 2차원 다항식 파형을 발생시키는 데 효과적인 방식은 2차원 2차-스플라인 파형 발생기를 기재하고 있는 국제 특허 출원 공개 WO-A-97/41680호에 공지되어 있으며, 본 명세서에 참고 문헌으로 포함된다. 라인-로크된 시간축 파형(OS)은 위치 정보를 대신한다.

수직(VI) 및 수평(HI) 보간기 모두는 포물선 시간-이산 출력 함수를 공급해야 한다.

w(p) = C0 + p * (C1 + p * C2)

여기서,

C0, C1, C2는 세그먼트당 조정 가능한 계수들(AC 또는 IC)이고,

p는 각각의 수평 또는 수직 세그먼트에서 상대적인 포인터이고, 결과적으로; 64개의 픽셀들 또는 라인들이 하나의 세그먼트에서 발생하는 경우, p=0, 1/64, 2/64, ..., 63/64. 상대적인 포인터(p)는 이산 시간 오실레이터(DTO)의 출력 신호(OS)에 결합된다.

수직 2차 스플라인 보간기(vertical quadratic spline interpolator: VI)는 수평 세그먼트마다 하나의 새로운 데이터 값, 즉 64개의 픽셀들마다 하나의 새로운 데이터 값을 제공해야 한다. 따라서, 64 클록 펄스가 다음 데이터 값을 계산하기 위해 사용될 수 있기 때문에 수직 스플라인 보간기(VI)의 속도는 중요치 않다. 따라서, 수직 2차 스플라인 보간기(VI)는 바람직하게는 필요한 승산 및 가산을 수행하도록 프로그램된 순차적인 RISC 처리기이다.

수평 스플라인 보간기(HI)는 2개의 연속적인 샘플 값들 간에 이용될 수 있는 시간 내에서 보간을 수행해야 한다. 따라서, 시간-이산 승산기를 구비한 병렬기로서 구현된다. 수평 스플라인 보간기(HI)의 유리한 실시예는 p가 하나의 수평 세그먼트 내에서 0에서 1로 직선으로 증가한다는 인식에 기초한다. 이러한 경우에, 직선으로 증가하는 수 p와의 승산은 적분을 이산시키는 것과 동일하다. 결과적으로, 시간-이산 출력 함수 w(p)를 얻기 위한 p와의 2개의 승산은 각각 가산기 및 저장 레지스터를 포함하는 2개의 시간-이산 적분기들(I1, I2)(도 8 참조)의 직렬 배치에 의해 대체될 수 있다. w(p)에서 2개의 승산된 용어의 부가는 도 8에 대하여 명확해질 수 있는 2개의 적분기들을 미리 설정함으로써 제거될 수 있다. 수(p)는 이산 시간 오실레이터(DTO)의 출력 신호(OS)에 링크된다. 수(p)는 직선으로 증가해야 하기 때문에, 오실레이터 신호(OS)는 일정한 증분을 가져야 한다. 따라서, 시간-이산(PLL)은 플라이백 높이(HFB)를 변경함으로써 제어되어야 한다.

도 8은 본 발명에 따른 수평 2차 스플라인 파형 발생기(HI)의 실시예를 나타낸다. 수평 2차 스플라인 파형 발생기(HI)는 제1 시간-이산 적분기(I1), 승산기(M), 제2 시간-이산 적분기(I2), 및 C0, C1 및 C2로서의 중간 계수들(IC)을 수신하는 계산 유닛(CCM)을 포함한다.

제1 적분기(I1)는 수평 세그먼트에서 픽셀마다 제1 시작 값(STV1)에 제1 증분 값(INC1)을 부가한다. 제1 적분기(I1)는 모든 수평 세그먼트의 시작점에서 제1 시작 값(STV1)으로 미리 설정된다. 세그먼트가 64개의 픽셀들을 포함하는 경우에, 제1 시작 값 STV1=C1+1/64*C2이고, 제1 증분 값 INC1=2/64*C2이다. 결과적으로, 제1 적분기(I1)는 다음 시퀀스의 값들을 공급한다:

p=0에서 C1+1/64*C2

p=1/64에서 C1+3/64*C2

p=63/64에서 C1+127/64*C2

승산기(M)는 제1 적분기(I1)의 출력값을 F=1/64의 경우 하나의 세그먼트에서 픽셀들의 수의 역수인 인자(F)로 승산한다. 실제로, 2개의 파워에 의한 이러한 분할은 단순한 비트 시프트 회로에 의해 수행된다.

제2 적분기(I2)는 하나의 수평 세그먼트에서 모든 픽셀에 대해 제2 시작 값(STV2)에 승산기(M1)의 출력 값인 제2 증분값(INC2)을 부가한다. 제2 적분기(I2)는 모든 수평 세그먼트의 시작점에서 제2 시작 값(STV2)으로 미리 설정된다. 세그먼트가 64개의 픽셀들을 포함하는 경우에, 제2 시작 값(STV2)은 C0이고, 제2 적분기(I2)는 하기 시퀀스의 값들을 공급한다:

p=0에서 C0

p=1/64에서 C0+1/64*(C1+1/64*C2)

p=2/64에서 C0+1/64*(2*C1+4/64*C2)

p=1에서 C0+1/64*(64*C1+64*64/64*C2)=C0+C1+C2

계산 유닛(CCM)은 계수들 C0, C1 및 C2로부터 제1 증분값(INC1) 및 시작 값들(STV1 및 STV2)을 계산한다. 제2 적분기(I2)는 제어 신호(CS)인 파형 w(p)를 공급한다.

시간-이산 위상-로크된 루프(PLL)의 이산 시간 오실레이터(DTO)는 단일 기울기(스캔 동안 증분은 클록 펄스마다 +1.0)를 갖는 라인-로크된 톱니-형 시간축을 나타내는 클록 인스턴트들(TC)에서 일련의 오실레이터 값(OV) 및 제어된 가변 고해상도 플라이백(FBH)을 포함하는 출력 신호(OS)를 공급한다. 오실레이터 값(OV)은 플라이백 값으로 측정된 기능부 및 클록 펄스수를 나타내는 정수부를 포함한다. 오실레이터 값(OV)의 정수부는 세그먼트가 시작될 때 측정되고, 분수부는 시간축 신호(OS)의 서브-클록 정확도를 측정한다.

수평 파형 발생기(HI)는 지터를 피하기 위해 서브-클록 정확도를 갖는 라인-로크된 시간축 신호(OS)에 로크되는 것이 바람직하다. 이는 도 9에 관하여 고찰된 바의 제1 및 제2 적분기들(I1, I2)의 제1 및 제2 시작 값들(STV1, STV2)을 채택함으로써 가능하다.

도 9는 제1 및 제2 시작 값들(STV1, STV2)을 발생시키기 위한 본 발명에 따른 실시예를 나타낸다.

앞서 논의한 바와 같이, 수평 스플라인 파형 발생기(HI)는 시간-이산 출력 함수를 공급해야 한다.

w(p) = C0+p*(C1+p*C2)

적은 수평 시간 오프셋(분율δ에 의해 결정된 분수부) fp는 하기 식을 유도하고,

w(p+fp) = C0+(p+fp)*(C1+(p+fp)*C2)

는 아래와 같이 기록될 수 있다.

w(p+fp) = C0'+p*(C1'+p*C2)

여기서,

C0'=C0+fp*C1+fp²*C2

C0+fp*C1

C1'=C1+2*fp*C2

결과적으로, 수평 스플라인 파형은 아래와 같은 경우 라인-로크된 시간축으로 서브-픽셀 정확도에 의해 로크된다:

제1 시작 값(STV1)은

STV1 = C1'+1/64*C2'=C1+(1/64+2*fp)*C2

제2 시작 값(STV2)은

STV2 = C0'=C0+fp*C1

이들 값은 세그먼트당 단지 1회 수행되는 단순한 교정이다. 교정들은 하드웨어 가산기들 및 승산기들 또는 적절히 프로그램된 컴퓨터에 의해 계산될 수 있다.

도 9의 실시예는 기능부(fp)를 계수(C2)와 승산하는 제1 승산기(M1), 제1 승산의 결과에 계수(C2)를 부가하는 제1 가산기(A1) 및 제1 시작 값(STV1)을 공급하 기 위한 제1 부가의 결과에 계수(C1)를 부가하는 제2 가산기(A2)를 포함한다. 도 9의 실시예는 기능부(fp)를 계수(C1)와 승산하는 제2 승산기(M2), 및 제2 시작 값(STV2)을 공급하기 위한 제2 승산의 결과에 계수(C0)를 부가하는 제3 가산기(A3)를 포함한다.

본 발명을 바람직한 실시예들과 관련시켜 기재하였지만, 상기 개략적인 원리에서 그의 변형이 당업계의 숙련자들에게 명백할 것이고, 따라서 본 발명은 바람직한 실시예에 제한되지 않고, 그러한 변형을 내포하도록 의도되는 것을 이해해야 한다.

대부분의 실시예는 하드웨어 회로를 사용하지만, 계산을 수행하기 위해 적절히 프로그램된 컴퓨터를 적용할 수도 있다.

하나의 세그먼트에서 픽셀들 또는 라인들의 수는 64 이외의 상이한 값들을 갖도록 선택될 수 있다. 일정한 클록 주파수에서, 교정 파형의 정확도는 세그먼트들의 수가 증가하는 경우에 증가하고, 따라서 세그먼트당 픽셀 수가 감소한다.

파형 발생기(WG)는 2차원 2차-스플라인 발생기에 관하여 명백해진다. 교정이 한 방향만에 의존하여 요구되는 경우 1차원 파형 발생기(WG)를 사용할 수 있다. 제어 신호(CS)에 대해 보다 복잡한 파형이 요구되는 경우, 2차 스플라인 파형 발생기(WG)보다 더 많이 사용할 수 있다. 파형 발생기(WG)는 스플라인 함수 이외의 함수를 발생시킬 수 있다.

결론적으로, 본 발명의 실시예에서, 출력 시간축 교정기는 직교 샘플링된 비디오(VS)를 클록 신호(CLK)의 클록 인스턴트들(TC)에서 발생하는 비동기 샘플 값에 의해 비동기 샘플링된 비디오(VOS)로 변환시킨다. 비동기 샘플링된 비디오(VOS)는 디스플레이 장치(DD)의 디스플레이 스크린 상에 디스플레이된다. 시간-이산 위상-로크된 루프(PLL)의 이산 시간 오실레이터(DTO)는 시간축 신호(OS)를 공급한다. 시간-이산 위상-로크된 루프(PLL)는 기준 인스턴트들(FB)에 로크된 시간축 신호(OS)를 얻기 위해 디스플레이 장치(DD)의 라인 편향의 타이밍을 나타내는 기준 인스턴트들(FB)과 시간축 신호(OS) 간의 위상차(PE)를 결정한다. 시간축 신호(OS)는 클록 인스턴트들(TC)에서 발생하는 비동기 비디오 값들(VOS)이 샘플 레이트 변환기(SRC)에 의해 직교 샘플링된 비디오(VS)로부터 보간되도록 샘플 레이트 변환기(SRC)를 제어함으로써 비디오 신호가 디스플레이 스크린 상의 정확한 위치에 디스플레이된다. 본 발명에 따른 출력 시간축 교정기에서, 모든 회로들은 하나의 동일한 클록 발생기(OSC)로부터 기원하는 클록 신호들(CLK)에 의해 클록된다.

Claims

클록 인스턴트들(clock instants: TC)를 결정하기 위한 클록 발생기(OSC),

디스플레이 장치(DD)의 라인 편향 타이밍을 나타내는 기준 인스턴트들(FB)에 의존하여 제어 신호(CS)를 발생시키기 위한 제어 회로(CC), 및

비동기 출력 비디오 샘플들(VOS)을 상기 디스플레이 장치(DD)에 공급하기 위해, 상기 클록 인스턴트들(TC), 직교 샘플링 그리드(orthogonal sampling grid)에 대한 비디오 샘플들(VS) 및 상기 제어 신호(CS)를 수신하기 위한 시간-이산 신호 변환기(SC)를 포함하는 출력 시간축 교정기(output timebase corrector)에 있어서,

상기 클록 발생기(OSC)는, 수신된 비디오 신호들 내의 라인 동기화 신호들에 무관하고 또한 상기 디스플레이 장치의 라인 편향의 반복 주파수에 무관한 일정한 반복 주파수로 상기 클록 인스턴트들(TC)을 결정하고,

상기 제어 회로(CC)는 상기 기준 인스턴트들(FB)에 로크(lock)되는 시간축 신호(OS)를 공급하기 위해 상기 클록 인스턴트들(TC) 및 상기 기준 인스턴트들(FB)을 수신하기 위한 시간-이산 위상-로크된 루프(phase-locked loop:PLL)를 포함하고, 상기 신호 변환기(SC)는 상기 클록 인스턴트들(TC)에서 상기 출력 비디오 샘플들(VOS)을 공급하기 위해 상기 제어 신호(CS)로서 상기 시간축 신호(OS)를 수신하기 위한 샘플 레이트 변환기(sample rate converter: SRC)를 포함하는 것을 특징으로 하는, 출력 시간축 교정기.
제1항에 있어서, 상기 제어 회로(CC)는, 소정의 파형에 따라 상기 시간축 신호(OS)를 적응시켜 상기 제어 신호(CS)를 공급하기 위해, 상기 시간축 신호(OS)를 수신하기 위한 파형 발생기(WG)를 더 포함하는 것을 특징으로 하는, 출력 시간축 교정기.
제1항에 있어서, 상기 시간-이산 위상-로크된 루프(PLL)는:

서브-클록 정확도로 시간-이산 동기화 인스턴트들(SI)을 공급하기 위해, 아날로그 신호인 상기 기준 인스턴트들(FB)을 수신하기 위한 위치 결정 수단(P),

상기 시간축 신호(OS)를 공급하기 위해, 상기 클록 인스턴트들(TC)에서 증분값(INC)을 합산하기 위한 적분기(ACC)를 포함하는 이산 시간 오실레이터(DTO), 및

상기 기준 인스턴트들(FB) 중의 하나에서 상기 시간축 신호(OS)의 샘플링 값(OVE)과 기준 값(REF) 간의 차이 값(PE)을 결정하기 위한 위상 검출기(PD)로서, 상기 차이 값(PE)에 의존하여 상기 시간축 신호(OS)의 기간을 제어하기 위한 제어 유닛(CU)을 구비하는 상기 위상 검출기(PD)를 포함하는 것을 특징으로 하는, 출력 시간축 교정기.
제3항에 있어서, 상기 제어 유닛(CU)은 상기 시간-이산 오실레이터(DTO)의 플라이백 높이(flyback height:FBH)를 제어하고, 상기 제어 회로(CC)는 상기 제어 신호(CS)를 공급하기 위해 시간축으로서 상기 시간축 신호(OS)를 수신하기 위한 파형 발생기(WG)를 더 포함하고, 상기 파형 발생기(WG)는 시작 값(STV1;STV2)와 증분 값(INC1;INC2)을 수신하는 적어도 하나의 시간-이산 적분기(I1;I2), 및 상기 시간축 신호(OS)에 로크되고 선택 가능한 계수들(C0, C1, C2)에 의해 결정된 형상을 갖는 다항식 파형 w(x)을 공급하기 위해 상기 선택가능한 계수들(C0, C1, C2)로부터 상기 시작 값(STV1;STV2)을 계산하기 위한 수단(CCM)을 포함하는 것을 특징으로 하는, 출력 시간축 교정기.
제4항에 있어서, 상기 시작 값(STV1;STV2)을 계산하는 수단(CCM)은 시간축의 서브 클록 위치(fp)에 응답하여 시작 값(STV1;STV2)을 계산하는 것을 특징으로 하는, 출력 시간축 교정기.
제3항에 있어서, 상기 위상 검출기는 샘플링 값(OV1)을 얻기 위해 상기 기준 인스턴트들(FB) 중 하나에 관련된 클록 인스턴트(TC1)에서 상기 시간축 신호(OS)를 샘플링하기 위한 샘플러(SA1)를 포함하고, 상기 위상 검출기(PD)는 PE=REF-(OV1+δ*INC)로서 상기 위상 에러(PE)를 계산하며, 여기서, REF는 상기 기준 값(REF)이고, OV1은 상기 샘플링 값(OV1)이고, INC는 상기 증분값(INC)이고, δ는 클록 기간 내에서 상기 기준 인스턴트들(FB) 중 하나의 위치를 나타내는 분율인 것을 특징으로 하는, 출력 시간축 교정기.
클록 인스턴트들(TC)을 결정하는 단계(OSC),

디스플레이 장치(DD)의 라인 편향 타이밍을 나타내는 기준 인스턴트들(FB)에 의존하여 제어 신호(CS)를 발생시키는 단계(CC), 및

상기 제어 신호(CS)의 제어 하에서, 직교 샘플링 그리드에 대한 비디오 샘플들(VS)을, 디스플레이 장치(DD)에 공급되는 비동기 출력 비디오 샘플들(VOS)로 변환하는 단계(SC)를 포함하는 출력 시간축 교정 방법에 있어서,

상기 클록 인스턴트들을 결정하는 단계는, 수신된 비디오 신호들 내의 라인 동기화 신호들에 무관하고 또한 상기 디스플레이 장치의 라인 편향의 반복 주파수에 무관한 일정한 반복 주파수로 상기 클록 인스턴트들(TC)을 결정하고,

상기 제어 신호(CS)를 발생시키는 단계(CC)는 기준 인스턴트들(FB)에 로크되는 시간축 신호(OS)를 공급하기 위해 상기 클록 인스턴트(TC) 및 상기 기준 인스턴트들(FB)을 수신하는 시간-이산 위상-로크된 루프 단계(PLL)를 포함하고, 상기 변환 단계(SC)는 상기 클록 인스턴트들(TC)에서 상기 출력 비디오 샘플들(VOS)을 공급하기 위해 상기 제어 신호(CS)로서 상기 시간축 신호(OS)를 수신하는 샘플 레이트 변환기 단계(SRC)를 포함하는 것을 특징으로 하는, 출력 시간축 교정 방법.
클록 인스턴트들(TC)을 결정하기 위한 클록 발생기(OSC),

디스플레이 장치(DD)의 라인 편향 타이밍을 나타내는 기준 인스턴트들(FB)에 의존하여 제어 신호(CS)를 발생시키기 위한 제어 회로(CC), 및

비동기 출력 비디오 샘플들(VOS)을 디스플레이 장치(DD)에 공급하기 위해, 상기 클록 인스턴트들(TC), 직교 샘플링 그리드에 대한 비디오 샘플들(VS) 및 제어 신호(CS)를 수신하기 위한 시간-이산 신호 변환기(SC)를 포함하는 출력 시간축 교정기를 갖는 디스플레이 장치(DD)에 있어서,

상기 클록 발생기(OSC)는, 수신된 비디오 신호들 내의 라인 동기화 신호들에 무관하고 또한 상기 디스플레이 장치의 라인 편향의 반복 주파수에 무관한 일정한 반복 주파수로 상기 클록 인스턴트들(TC)을 결정하고,

상기 제어 회로(CC)는 기준 인스턴트들(FB)에 로크되는 시간축 신호(OS)를 공급하기 위해 상기 클록 인스턴트들(TC) 및 상기 기준 인스턴트들(FB)을 수신하기 위한 시간-이산 위상-로크된 루프(PLL)를 포함하고, 상기 신호 변환기(SC)는 상기 클록 인스턴트들(TC)에서 상기 출력 비디오 샘플들(VOS)을 공급하기 위해 제어 신호(CS)로서 상기 시간축 신호(OS)를 수신하기 위한 샘플 레이트 변환기(SRC)를 포함하는 것을 특징으로 하는, 디스플레이 장치.