JP4277938B2

JP4277938B2 - 出力タイムベースコレクタ

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Publication number: JP4277938B2
Application number: JP53351599A
Authority: JP
Inventors: イェルンハーセーイェーシュテッセン; アントニウスハーハーイェーニルセン
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1997-12-22
Filing date: 1998-12-07
Publication date: 2009-06-10
Anticipated expiration: 2018-12-07
Also published as: ES2175818T3; CN1253695A; MY132970A; WO1999033267A3; DE69804431D1; JP2001513303A; BR9807450A; KR20000075604A; DE69804431T2; KR100604103B1; WO1999033267A2; US6297849B1; EP0962095A2; EP0962095B1; CN1135839C

Description

本発明は、請求項１の前文に特定された出力タイムベースコレクタ、及び請求項８の前文に特定されたこのような出力タイムベースコレクタを具える表示装置に関するものである。本発明は更に請求項７の前文に特定された出力タイムベース補正方法にも関するものである。
米国特許ＵＳ−Ａ−５，１５０，２０１に、アナログ−ディジタル変換器（以後Ａ／Ｄ変換器という）と、カラーデコーダと、フェーズロックループ（以後ＰＬＬという）により制御されるスキューフィルタと、信号プロセッサと、クロックフェーズシフタにより制御されるデュアルポートメモリと、ディジタル−アナログ変換器（以後Ｄ／Ａ変換器という）とを具えるディジタルテレビジョン信号処理回路が開示されている。
Ａ／Ｄ変換器はディジタル化したビデオ信号をカラーデコーダに供給する。カラーデコーダは２の色差信号と輝度信号をスキューフィルタに供給する。ＰＬＬがディジタル化ビデオ信号内に存在する同期信号を受信し、制御信号をスキューフィルタに供給する。スキューフィルタは直交標本化入力ビデオ信号を信号プロセッサに供給して簡単なビデオ処理、例えばフィルタリングを容易にする。信号プロセッサは直交標本化出力ビデオ信号をデュアルポートメモリに供給する。デュアルポートメモリは遅延した出力ビデオ信号をＤ／Ａ変換器に供給して表示装置に供給すべきアナログビデオ信号を得る。Ａ／Ｄ変換器、カラーデコーダ、スキューフィルタ及びデュアルポートメモリの入力部は同一の第１クロック信号でクロックされる。
クロックフェーズシフタは第１クロック信号及び表示装置のライン偏向のタイミングを示すラインフライバック信号を受信し、第２クロック信号をデュアルポートメモリの出力部及びＤ／Ａ変換器に供給する。第２クロック信号は第１クロック信号からクロックフェーズシフタにより取り出される。このようなクロックフェーズシフタでは、第１クロック信号が第１クロック信号の周期にほぼ等しい総合遅延を有する遅延段のチェーンに入力する。全ての遅延段のタップはラインフライバック信号によりロックされる関連するロッキング段に接続されている。これらのロッキング段から蓄積位相値を、第１クロック信号を遅延するのに必要とされた遅延段の数を指定するサーモメータコードとして得ることができる。
デュアルポートメモリは（第１クロック信号で）直交標本化された出力ビデオ信号を第２クロック信号と同期した遅延出力ビデオサンプルに変換する。その遅延はフライバック信号により制御される。
この従来技術の欠点は２つのクロックを必要とする点にある。２つのクロックは同一の周波数を有するが、位相がダイナミックに相違し、妨害を生ずる。また、この従来技術は、クロックフェーズシフタが極めて繊細なアナログ回路であり、その設計がＩＣプロセスに依存する欠点もある。更に、アナログ遅延は温度、供給電圧及び処理速度とともに変化するので遅延の校正が必要とされる。２つの非同期クロックのために、従来回路のシミュレーションはアナログシミュレータを用いて実行する必要があり、複雑である。
本発明の目的は、従来の欠点を除去した出力タイムベースコレクタを提供することにある。
この目的のために、本発明の第１の特徴は請求項１に記載された出力タイムベースコレクタを提供することにある。本発明の第２の特徴は請求項７に記載された出力タイムベース補正方法を提供することにある。本発明の第３の特徴は請求項８に記載された出力タイムベースコレクタを具える表示装置を提供することにある。本発明の有利な実施例は縦続請求項に記載されている。
出力タイムベースコレクタは直交標本化ビデオサンプルを受信する。直交ビデオサンプルは時間離散ビデオプロセッサにより発生させることができる。このビデオプロセッサは直交標本化ビデオサンプルを受信し、ビデオプロセッサ内のビデオサンプルの簡単な処理（例えば一次元又は多次元フィルタリング）を容易にする。出力タイムベースコレクタは時間離散サンプルレート変換器を具える。このサンプルレート変換器は直交標本化ビデオサンプルを受信するとともに制御信号により制御されて非同期標本化ビデオサンプルをＤ／Ａ変換器を介して表示装置に供給する。時間離散ビデオプロセッサ、サンプルレート変換器及びＤ／Ａ変換器は１つの同一のクロック発生器により発生されるクロック瞬時を表わすクロック信号でクロックされる。クロック発生器はクリスタル発振器を用いて極めて安定な周波数を有するクロック信号を発生するものとすることができる。
時間離散フェーズロックループの離散時間発振器がサンプルレート変換器の制御信号を、表示装置のラスタ走査表示スクリーン上のライン位置に関連する基準瞬時にロックされたタイムベース信号として発生する。この基準瞬時は陰極線管のライン偏向コイルにライン偏向電流を発生させるライン偏向回路に発生するラインフライバックパルスとすることができる。
本発明の出力タイムベースコレクタは直交標本化ビデオを、低域通過フィルタリング後に基準瞬時にロックされたラインロックビデオに変換する。本発明の出力タイムベースコレクタにおいては、直交標本化ビデオが基準瞬時にロックされてないクロック信号でクロックされる。このためラインロックビデオは非同期ビデオサンプルとも称する。クロック信号のクロック瞬時に発生するサンプル値はサンプルレート変換器により直交ビデオサンプルから補間する必要がある。従って、時間離散フェーズロックループがサンプルレート変換器を、ビデオ値が表示スクリーン上に正しい位置に発生するように制御する。
本発明の出力タイムベースコレクタでは、全ての回路が１つの同一のクロック発生器から発生するクロック信号によりクロックされる。原則として、クロック発生器は１つのクロック信号を発生する。しかし、出力タイムベースコレクタの種々の回路に、互いに整数倍の周波数を有するとともに同一位相を有する複数のクロック信号を供給することもできる。本発明によれば、異なるクロック位相による妨害を発生せず、アナログ回路を含まず、回路をディジタルシミュレータでシミュレーションすることができる。
請求項２に記載された実施例では、波形発生器がタイムベース信号を受信して制御信号をサンプルレート変換器に供給する。制御信号は所望の波形に従って適応されたタイムベース信号とする。この波形は表示スクリーン上の一定でない電子ビーム偏向速度を補償するように選択する。スクリーン全体に沿って一定の偏向速度を得るために偏向回路に高価な手段を適用しない場合（例えば左右歪み補正手段を適用しない場合又は直線性コイルを省略する場合）には、一定でない偏高速度が発生する。この実施例によれば、偏向の不完全を安価で高信頼の信号処理により補正することができる。
請求項３に記載された実施例では、離散時間発振器が各クロック瞬時ごとにインクリメント値を積分して、所定の期間後に所定の出発値で再スタートする周期的時間離散のこぎり波信号を発生する。このタイムベース信号は、周期的タイムベース信号の所定の期間を選択した基準値と基準瞬時におけるタイムベース信号の値との差値に応じて制御することにより基準瞬時にロックさせる。このタイムベース信号は基準瞬時における差値が決定された後に所定の出発値（又はプリセット値）で再スターとする。タイムベース信号の繰返し周期は、インクリメント値又はフライバック値を調整することにより制御することができる。フライバック値はタイムベース信号の所定の周期内のタイムベース信号の最終サンプル値と次の周期のプリセット値との差である。フライバック値はサブクロック精度で発生される。このような離散時間発振器自体は本出願人に係るまだ公開されていない特許出願（ＰＨＮ１６，６９６）に記載されている。
請求項４に記載された実施例では、離散時間発振器がクロック瞬時に発振器値（タイムベース信号）を発生する。これらの発信器値は各クロック瞬時ごとに固定のインクリメント値づつインクリメントされる。のこぎり波状タイムベース信号の出力浮はフライバック値により制御される。波形発生器が限定量の選択した係数から多項式波形を発生し、これは多項式の各部分項に対応する係数を乗算することにより達成される。例えば、波形発生器は２次元の２次スプライン波形を発生することができる。波形発生器は乗算器を積分器と置き換えることにより簡単な構成にすることができ、これは離散時間発振器は固定のインクリメント値を有するとともにフライバック値又はプリセット値により制御されるために可能となる。各積分器は積分器出発値及び積分器インクリメント値を受信し、両値は選択した係数により決定される。
請求項５に記載された実施例は、波形発生器により発生される波形が離散時間発振器に精密にロックされる利点を有する。積分器の出発値及びインクリメント値はタイムベースのサブクロック位置に依存する。
本発明のこれらの特徴及び他の特徴は図面を参照すると明らかになる。
図面において、
図１は本発明による出力タイムベースコレクタのブロック図を示し、
図２は図１の時間離散フェーズロックループの一実施例のブロック図を示し、
図３は図２の時間離散フェーズロックループに用いる位相検出器ＰＤの一実施例のブロック図を示し、
図４は離散時間発振器の一実施例により発生されるタイムベース信号を示し、
図５Ａは表示スクリーン上のラスタ歪みの一例を図式的に示し、且つ図５Ｂは本発明のビデオ補間によるラスタ補正を図式的に示し、
図６は本発明の波形発生器により発生されるタイムベース信号及び波形を示し、
図７は本発明による２次元多項式波形発生器のブロック図を示し、
図８は本発明による水平２次スプライン波形発生器の一実施例を示し、
図９は図８のスプライン波形発生器の積分器のための積分器出発値を発生する回路の一実施例を示す。
図１は本発明による出力タイムベースコレクタのブロック図を示す。
クロック発生器ＯＳＣは、受信ビデオ信号ＶＩのライン同期信号の繰返し周波数にも表示装置ＤＤのライン偏向の繰返し周波数にもロックされてない固定の繰返し周波数を有する、クロック瞬時ＴＣを表わすクロックパルスを含むクロック信号ＣＬＫを発生する。
時間離散ビデオ信号プロセッサＳＰは直交標本化入力ビデオサンプルＶＩ及びクロック信号ＣＬＫを受信して、直交標本化ビデオサンプルＶＳを供給する。ビデオサンプルＶＳはクロック瞬時ＴＣに発生する。直交標本化とは、ビデオサンプルＶＳが直交標本化格子上の個別の位置の関数であり、各ビデオラインが、非同期クロック瞬時ＴＣと無関係に、同数のサンプルで表わされ、実際上ビデオサンプルＶＳが入力ビデオサンプルＶＩのライン同期信号の繰返し周波数にロックされることを示す。直交ビデオサンプルを発生する実施例は先行技術文献ＵＳ−Ａ−５，１５０，２０１に開示されており、これを参考文献としてここに含める。この先行技術では、ディジタルフェーズロックループ（先行技術文献の図１のＰＬＬ１）がディジタル発振器信号の位相とディジタル化されたビデオ信号に含まれるライン同期信号の位相を比較する。その位相差でビデオパス内のスキューフィルタ及び遅延装置を制御する。
本発明では時間離散信号変換器ＳＣは、直交標本化ビデオサンプルＶＳを受信するとともに、制御信号ＣＳにより制御されて、非同期標本化ビデオサンプルＶＯＳを表示装置ＤＤに供給する時間離散サンプルレート変換器ＳＲＣを具える。
制御回路ＣＣは時間離散フェーズロックループＰＬＬ（図２も参照）を具え、このＰＬＬは表示装置ＤＤのラスタ走査表示スクリーンのライン周波数に関連する基準情報ＦＢにロックされたタイムベース信号ＯＳを発生する。タイムベース信号ＯＳはフェーズロックループＰＬＬの離散時間発振器ＤＴＯの出力信号である。従って、タイムベース信号ＯＳは発振器信号ＯＳともいう。ラスタ予備補正が必要とされる場合には、制御回路ＣＣは、更に、タイムベース信号ＯＳを所定の波形に適合させる波形発生器ＷＧを具える。この場合には、波形発生器ＷＧが制御信号ＣＳをサンプルレート変換器ＳＲＣに供給する。ラスタ予備補正は、表示装置ＤＤが受像管のスクリーンに沿って一定でない電子ビーム走査速度を発生する受像管偏向コイル装置ＴＣＣ（図５Ａ参照）を具える場合、及び一定の走査速度を得るためにライン偏向回路に一般に使用されている補正が実施されていない場合に必要とされる。ラスタ予備補正は、直交標本化ビデオ信号ＶＳの遅延をサンプルレート変換器ＳＲＣにより、スクリーン上の歪んだラスタに適合するように制御することにより得られる。ラスタ予備補正又は予備スケーリングが必要ない場合にはタイムベース信号ＯＳが制御信号ＣＳとして供給される。
時間離散信号変換器ＳＣ及び制御回路ＣＣもクロック信号ＣＬＫによりクロックされる。
本発明による出力タイムベースコレクタは直交標本化ビデオ信号ＶＳをクロック信号ＣＬＫのクロック瞬時ＴＣに発生する非同期サンプル値を有する非同期の標本化ビデオＶＯＳに変換する。非同期サンプル値ＶＯＳは直交標本化ビデオＶＳからサンプルレート変換器ＳＲＣにより補間される。時間離散フェーズロックループＰＬＬはサンプルレート変換器ＳＲＣを位相差ＰＥに応答して制御し、この位相差ＰＥは基準レベルと基準瞬時ＦＢにおけるタイムベース信号ＯＳの値ＯＶＥとの差値とすることができる。サンプルレート変換器ＳＲＣのサブクロック位置を基準瞬時ＦＢとクロック瞬時ＴＣとの位相差に応じて制御することもできる。
ＵＳ−Ａ−５，２８０，３５２には、時間離散フェーズロックループにより制御される入力サンプルレート変換器（補正メモリ及び補間器／デシメータ）が開示されている。入力サンプルレート変換器とフェーズロックループはともに同一のクロック信号によりクロックされる。フェーズロックループはサンプルレート変換器の出力の再標本化同期パルスとクロック信号から発生された基準パルスとの位相差を決定する。この入力サンプルレート変換器はサンプルレート変換器の出力の同期瞬時が基準パルスと一致するように制御することによりシステムクロックにロックされてないクロックラスタを有する入力画像信号をシステムクロックから取り出された基準水平同期ラスタに変換する。従って、変換された画像信号は基準水平同期信号により規定される直交ラスタ内に存在する。このような入力サンプルレート変換器は本発明による出力タイムベースコレクタに対する入力信号を発生する。これに対し、本発明では、離散フェーズロックループＰＬＬは出力サンプルレート変換器ＳＲＣを、直交標本化ラスタ上の入力ビデオ信号が表示装置ＤＤのライン周波数から得られる標本化ラスタに変換されるように制御する。換言すれば、サンプルレート変換器ＳＲＣにおいてビデオ信号を、表示装置ＤＤのライン周波数がクロックシステムＣＬＫにロックされていなくても表示装置ＤＤに正しく表示されるように補間する。従来技術は表示装置ＤＤのライン偏向についての情報を受信しない。本発明では、基準瞬時ＦＢはクロック瞬時ＴＣに対し非同期的に発生するが、従来技術では同期基準をクロック瞬時に本質的にロックさせている。
図２は図１の時間離散フェーズロックループＰＬＬの一実施例のブロック図を示す。
Ａ／Ｄ変換器ＡＤＣは周期的に発生するアナログ基準瞬時ＦＢとクロック瞬時ＴＣを受信し、時間離散同期信号ＴＤＳを計算ユニットＣＡＬに供給する。アナログ基準瞬時ＦＢは基準パルスのエッジが基準レベルを横切る瞬時（例えば、クリップしたラインフライバックパルスがその中間値レベルを通過する瞬時）により規定することができる。アナログ基準瞬時ＦＢを以後基準瞬時ＦＢという。Ａ／Ｄ変換器ＡＤＣ及び計算ユニットＣＡＬは同期位置検出器Ｐの一部である。
参考のためにここに包含されるＵＳ−Ａ−５，１８１，１１５から既知のように、基準パルスのエッジ中に発生する時間離散同期信号ＴＤＳの時間離散値を補間することにより時間離散同期瞬時ＳＩを決定することができる。同期位置検出器Ｐは時間離散同期瞬時ＳＩを、基準瞬時ＦＢの位置をサブクロック周期精度で表わすディジタルワードとして供給する。
離散時間発振器ＤＴＯは積分器ＡＣＣと制御ユニットＣＵを具える。積分器ＡＣＣはクロック信号ＣＬＫの各クロック瞬時ＴＣにおける離散時間発振器値ＯＶを表わす周期的発振器信号ＯＳを供給する。本例では、発振器信号ＯＳは各クロック周期ＴＣ中にインクリメント値を加算して得られるディジタル階段信号になる。制御ユニットＣＵはフライバック値ＦＢＨを積分器ＡＣＣに供給して次の周期における発振器信号ＯＳの出発値を制御する。出発値は制御信号ＳＣＳにより決まり、発振器信号ＯＳと基準瞬時ＦＢとの位相ロックが得られる。インクリメント値ＩＮＣは所定の固定値を有する。
サンプラＳＡ１が基準瞬時ＦＢに関連するクロック瞬時ＴＣ１において発振器信号ＯＳの値ＯＶ１をサンプルする。タイミング制御ユニットＴＣＵが時間離散同期信号ＴＤＳを受信してクロック瞬時ＴＣ１を供給する。サンプラＳＡ１はデータ入力端子に発振器信号０Ｓを受信するとともにそれぞれのロードイネーブル入力端子にクロック瞬時を受信するＤ型レジスタとすることができる。マイクロプロセッサを使用する場合には、値ＯＶ１はメモリに格納することができる。
位相検出器ＰＤはサンプル値ＯＶ１、同期瞬時ＳＩ及びインクリメント値ＩＮＣを用いて発振器信号ＯＳと基準瞬時ＦＢとの間の位相誤差ＰＥを推定する。位相検出器ＰＤは位相誤差ＰＥを
ＰＥ＝ＲＥＦ−ＯＶ１−δ＊ＩＮＣ
として計算する。ここで、
ＲＥＦは基準値
ＯＶ１はサンプル値
ＩＮＣはインクリメント値
δはクロック周期内における基準瞬時ＦＢの位置を表わすファクタ
である。時間離散同期瞬時ＳＩがディジタルワードで表わされる場合には、ファクタδは２つの連続するクロック瞬時ＴＣの間の何分の１かを決定する最下位ビットにより表わすことができる。
位相誤差ＰＥはインクリメント値ＩＮＣを用いて、従って発振器信号ＯＳの傾斜を用いて推定される。基準値ＲＥＦをサンプル値ＯＶ１から減算し、δ×インクリメント値ＩＮＣを加算することもできる。インクリメント値ＩＮＣはサンプル値ＯＶ１と他のクロック瞬時ＴＣ２における標本化発振器信号ＯＳの他のサンプル値ＯＶ２との差として決定することもできる。例えば、第１のサンプル値ＯＶ１は基準瞬時ＦＢ後の第１クロック瞬時ＴＣ１にサンプルすることができる。この場合には、第２のサンプル値ＯＶ２は基準瞬時ＦＢの直前のクロック瞬時にサンプルすることができる。サンプルクロック瞬時ＴＣ１及びＴＣ２の選択は本発明にとって重要でない。これらのサンプルクロック瞬時ＴＣ１及びＴＣ２を同期瞬時ＳＩの補間にも用いる場合には、両クロック瞬時ＴＣ１，ＴＣ２を基準パルスＦＢの同一エッジ中に発生するように選択することが重要となる。
オプションのディジタルループフィルタＬＦが位相誤差ＰＥをフィルタリングして制御信号ＳＣＳを離散時間発振器ＤＴＯに供給する。
位相検出器ＰＤの一実施例を図３を参照して説明する。
本発明による時間離散フェーズロックループの動作は図４の説明において明らかになる。このような時間離散フェーズロックループはまだ公開されていない本出願人に係る特許出願ＰＨＮ１６，６９６に詳細に記載されている。
図３は本発明による時間離散フェーズロックループＰＬＬに使用する位相検出器ＰＤの一実施例のブロック図を示す。この位相検出器ＰＤは第１減算器ＳＢ１、乗算器ＭＰ及び第２減算器ＳＢ２を具える。第１減算器ＳＢ１は基準値ＲＥＦからサンプル値ＯＶ１を減算して粗位相誤差ＣＰＥを供給する。粗位相誤差ＣＰＥは基準瞬時ＦＢと周期的発振器信号ＯＳとの間の実際の位相誤差の粗い測定値である。その理由は、発振器信号ＯＳの値ＯＶ１は、基準瞬時ＦＢに近似するのみであるクロック瞬時ＴＣ１に発生するものであるためである。乗算器ＭＰがインクリメント値ＩＮＣに分数値δを乗算して乗算差値ＭＤを得る。分数値δはクロック瞬時ＴＣに対する基準瞬時ＦＢの位置の尺度である。分数値δは基準瞬時ＦＢ又は同期瞬時ＳＩの位置を２つのクロック瞬時ＴＣ１，ＴＣ２間の周期時間のパーセンテージで表わすことができる。例えば、クロック瞬時ＴＣ１がクロック瞬時ＴＣ２の前に発生する場合、δ＝２０％又はδ＝０．２は基準瞬時ＦＢが瞬時ＴＣ１＋０．２＊（ＴＣ２−ＴＣ１）に発生することを示す。第２減算器ＳＢ２はこの乗算差値ＭＤを粗位相誤差ＣＰＥから減算して位相誤差ＰＥを得る。結論として、位相誤差ＰＥは
ＰＥ＝ＲＥＦ−ＯＶ１−δ＊ＩＮＣ
と表わすことができる。実際上、位相誤差ＰＥは基準値ＲＥＦと基準瞬時ＦＢに発生する発振器信号ＯＳの補間値ＯＶＥ（図４参照）との差である。δはいくつかの他の方法で決定することができる。
図４は離散時間発振器ＤＴＯの一実施例により発生される発振器信号ＯＳを示す。発振器信号ＯＳはクロック瞬時ＴＣごとに離散値ＯＶを有する。周期的発振器信号ＯＳの周期はｔ１において第１の値ＳＴ１で始まる。発振器信号ＯＳの次の値は発振器信号ＯＳの前の値に固定のインクリメントＩＮＣを加算することにより得られる。発振器信号ＯＳの次の周期はｔ２においてプリセット値ＳＴ２で始まる。図４では、明瞭のために発振器信号ＯＳの１周期内のクロック瞬時ＴＣの数は少数にしてある。基準瞬時ＦＢは発振器信号がそれぞれ値ＯＶ１及びＯＶ２を有するクロック瞬時ＴＣ１及びＴＣ２の間に発生するものと仮定する。基準レベルＲＥＦは、基準瞬時ＦＢが発生するものと予想される瞬時ＴＰにおける発振器値ＯＶを通る直線と交差する。発振器信号ＯＳは、フライバック値ＦＢＨ又はインクリメント値ＩＮＣを、安定状態において瞬時ＴＰが基準瞬時ＦＢと一致するように制御することにより、基準瞬時ＦＢにロックされる。しかし、図４では、発振器信号ＯＳが基準瞬時ＦＢに対し遅相しており、位相誤差ＰＥが検出される。この位相誤差ＰＥは実際上基準瞬時ＦＢと瞬時ＴＰとの時間差を示す。基準瞬時ＦＢは基準パルスのサンプル値から補間される時間離散同期瞬時ＳＩによりサブクロック精度で表わすことができる。位相誤差ＰＥは基準瞬時ＦＢにおける発振器信号ＯＳの補間値ＯＶＥと基準値ＲＥＦとの差して計算することができる。
発振器信号ＯＳのフライバック値ＦＢＨは位相誤差ＰＥに基づいて計算される。図示の例では、同期瞬時が早く発生し、フライバック値ＦＢＨが減少し、最初の値ＳＴ１より高い値を有するプリセット値ＳＴ２を生ずる。プリセット値ＳＴ２は直接計算することもできる。フライバック値ＦＢＨ又はプリセット値ＳＴ２は、次の周期において位相誤差ＰＥが正確に零になるように計算することができる。最初に位相誤差ＰＥを、例えば（比例積分）ＰＩフィルタによりフィルタリングすることもできる。発振器信号ＯＳの第２の値ＯＶ２が発生した後に、位相誤差ＰＥ及びフライバック値ＦＢＨ又はプリセット値ＳＴ２を決定するのに若干の時間を要する。従って、実際には、発振器信号ＯＳの次の周期が開始する前に数クロック周期が持続する。
画素位置を時間の関数として記述する発振器信号ＯＳは直接又は波形発生器ＷＧを介してサンプルレート変換器ＳＲＣを制御するのに使用される。発振器信号ＯＳの値ＯＶは各瞬時（２つの連続するクロック瞬時ＴＣ間の瞬時も含む）ごとに、どの位置のビデオ信号を供給すべきかを決定する。例えば、発振器信号の７．３の値ＯＶは、供給すべきビデオサンプルの値は周囲の入力ビデオ値から規定のアルゴリズムに従って補間する必要があることを示す。入力ビデオ値はクロック瞬時ＴＣにおける整数値に発生する。発振器値ＯＶの整数部はどの入力ビデオサンプルをサンプルレート変換器ＳＲＣに供給すべきかを決める。発振器値ＯＶの小数部は零から１クロック周期の間のサブクロック周期遅延を行う可変遅延フィルタを制御する。入力ビデオサンプルを蓄積し、可変遅延フィルタに供給するためにメモリが必要とされる。
このようなメモリ及び可変遅延フィルタを具えるサンプルレート変換器の詳細な例がＵＳ−Ａ−５，２８０，３５２に、補正メモリ及び補間器／デシメータの組合せとして記載されており、これも参考文献としてここに含まれる。
「理想」補間フィルタである簡単且つ安価な可変遅延フィルタがＥＰ−Ａ−６６０５１４及びＥＰ−Ａ−５７６０８１に可変位相遅延フィルタ又は非積分遅延回路として記載されており、これらも参考文献としてここに含まれる。このような出力駆動サンプルレート変換器ＳＲＣは要求された出力サンプルごとに補間を実行し、制御信号ＣＳと出力信号ＶＯＳとの間の遅延の影響を受けない。
サンプルレート変換器ＳＲＣは入力ビデオサンプルＶＳから出力ビデオサンプルＶＯＳを補間する。或いは又、先に触れたように、サンプルレート変換器ＳＲＣは入力ビデオサンプルＶＳを遅延して表示スクリーン上に正しい位置に発生する出力ビデオサンプルＶＯＳを得る。可変遅延の整数部は入力メモリの書込みアドレスと読出しアドレスとの間のオフセットにより達成される。可変遅延のサブピクセル部は可変位相フィルタでの補間により得られる。
圧縮モードでは、可変遅延フィルタの出力の位相ステップが入力サンプルの１サンプリング周期より大きい。従って、２つの連続するサンプルを１クロック周期中に可変位相遅延フィルタに入力することができる。速度を２倍にする要件を避けるために、これは２つの連続するサンプルを可変位相遅延フィルタの入力端子に並列に供給することにより実現することができる。従って、入力メモリを１クロック周期中に１つのサンプルを書き込むとともに２つのサンプルを読み出すことができるように多重化する必要がある。
若干の伸長及び圧縮を実行し得るポリフェーズフィルタも好適である。
発信器値ＯＶの小数部はいくつかの方法で規定することができる。例えば、小数部はクロック周期の開始時における値１から出発して、クロック周期の中間における零まで直線的に減少し、次いでクロック周期の中間からクロック周期の終りまで再び直線的に１まで上昇するものとすることができる。小数部の符号ビットはクロック周期の中間で逆になる。このような小数部はＥＰ−Ａ−６６０５１４及びＥＰ−Ａ−５７６０８１に記載されているような可変長遅延フィルタを使用する場合に必要とされる。
図５は本発明に従うビデオ補間によるラスタ補正を図式的に示す。図５Ａは完全なラスタを有する入力画像ＩＰＶからのビデオ信号で駆動される受像管偏向コイル装置ＴＣＣを示す。何の補正手段も講じなければ、受像管のスクリーン上に表示される画像ＯＰは受像管偏向コイル装置ＴＣＣの不完全性のために幾何学的に歪む。図示のラスタ歪みは、左右補正を行わない場合に発生する。図５Ｂにおいて、入力画像ＩＰＶ及び受像管偏向コイル装置ＴＣＣは図５Ａのものと同一である。本発明の一実施例に従って、タイムベース補正後に、サンプルレート変換器ＳＲＣを予備補正入力画像ＣＰが受像管偏向コイル装置に供給されるように更に制御すれば、スクリーン上に表示される完全なラスタの出力画像ＯＰが得られる。こうすると、入力画像ビデオサンプルＩＰＶが表示スクリーンを走査する一定でない電子ビーム走査速度と適合するように遅延される。
図６はタイムベース信号ＯＳと、本発明の一実施例に従って波形発生器ＷＧにより発生される波形を示す。
ラスタ補正が必要とされない場合には、発振器信号ＯＳ（図６に一点鎖線で示す）をサンプルレート変換器ＳＲＣに制御信号ＣＳとして供給して直交標本化ビデオサンプルＶＳから非同期標本化ビデオサンプルを得る。
ラスタ補正が必要とされる場合には、所望のサンプルレート変換係数を、１ビデオライン内でも、この直線からそらす必要がある。図６の曲線は、左右歪みに対し偏向の補正を行わない場合にスクリーンの上部及び下部において波形発生器ＷＧにより発生される波形の一例を示す。スクリーンの垂直縁に向うにつれてサンプルレート変換器により導入される遅延量が減少し、これにより受像管に供給されるビデオが圧縮され、左右補正のない偏向による膨らみが補償される。この波形は時間離散制御信号ＣＳの形状を示す。
この波形を得るためには、受像管偏向コイル装置ＴＣＣにより導入されるラスタ歪みの正確な記述が必要とされる。波形発生器ＷＧは時間離散フェーズロックループＰＬＬにより発生されるラインロックタイムベース波形（離散時間発振器ＤＴＯの出力信号ＯＳ）にロックされた波形を発生する必要がある。この波形の形は可調整とする。波形発生器ＷＧは多くの既知の方法の任意の一つで実現することができる。波形発生器ＷＧはテーブルルックアップシステムとし、出力信号ＯＳのサンプルを用いてメモリをアドレスし、メモリのアドレスされたセルに蓄積された値からなる波形を発生するものとすることができる。このようなテーブルルックアップシステムは大きなメモリを必要とする。従って、波形発生器ＷＧはラインごとに所望の多項式波形を決定する係数を用いて波形を発生するものとするのが好ましい。
結論として、波形発生器ＷＧは、例えばサンプルレート変換器ＳＲＣの各入力サンプルに対し、対応する出力サンプルを所望の時間位置に得るために必要な遅延を計算するものであるということができる。
図７は本発明の一実施例に従う２次元波形発生器ＷＧのブロック図を示す。ラスタ補正は２つの変数ｘ（ライン方向）及びｙ（ラスタ内の実際のライン位置）の関数である２次元波形を必要とする。ラスタ走査受像管の場合には、ラインを水平方向（ｘ）に走査し、ラスタ内のラインを垂直方向（ｙ）に互いに後続させるのが通常である。転置走査の場合には、ラインを垂直方向（ｘ）に走査し、水平方向（ｙ）に互いに後続させる。
画像は通常の方法で走査されるものと仮定する。２次元波形はラスタ内の各ビデオ画素ごとに情報を含む必要がある。この多量の波形データは、例えばそれぞれ６４画素間隔及び６４ライン間隔の１３水平＊１１垂直＝１４３の調整係数ＡＣから発生される。これらの１４３の調整点の内の１１＊９＝９９の点はスクリーンの可視部分内に選択し、他の４４の点はスクリーンの可視部分外に選択する。これらの４４の点はスクリーンのエッジ近くの波形のスロープを規定する。これらの調整係数ＡＣは垂直及び水平の両方向に補間する必要がある。
これらの調整係数ＡＣはメモリＭＥＭに蓄積されるとともに垂直補間器ＶＩに供給される。この補間器は１３組の１１の垂直調整係数ＡＣの各組から、各ラインにつき１つの中間係数ＩＣを補間して、１３＊５７６の中間係数ＡＣを発生する。水平補間器ＨＩは５７６組の１３の中間係数ＩＣの各組から７０４のデータワードを補間する。このようにすると、７０４＊５７６データワードを具える２次元波形が発生される。このデータワードのストリームはサンプルレート変換器ＳＲＣに供給される制御信号ＣＳである。垂直補間器ＶＩ及び水平補間器ＨＩは、ともに離散時間発振器ＤＴＯの出力信号ＯＳの離散時間発振器ＤＴＯサンプルをタイムベース入力として用いて補間データワードを発生すべき瞬時を決定する。シーケンサＳＥがアドレスＡＤＲ及びメモリ制御信号ＣＳＲをメモリＭＥＭに、垂直補間器制御信号ＣＶＩを垂直補間器ＶＩに、水平補間器制御信号ＣＨＩを水平補間器ＨＩに供給して、波形発生器ＷＧの動作を離散時間発振器ＤＴＯサンプルＯＶに基づいてタイミング制御している。
このような２次元多項式波形を発生する有効な方法がＷＯ−Ａ−９７／４１６８０から既知であり、これは２次元２次スプライン波形発生器を記載しており、これも参考文献としてここに含まれる。ラインロックタイムベース波形ＯＳは位置情報に変換される。
垂直補間器ＶＩ及び水平補間器ＨＩは両方ともパラボラ時間離散出力関数
ｗ（p）＝Ｃ0＋ｐ＊（Ｃ1＋ｐ＊Ｃ2）
ここで、Ｃ0，Ｃ1，Ｃ2は１セグメント当たりの調整係数（ＡＣ又はＩＣ）、
ｐは各水平又は垂直セグメント内の相対ポインタ：１セグメント内に６４画素又は６４ラインが発生する場合にはｐ＝０,1/64,1/64...,63/64である。
を供給する必要がある。相対ポインタpは離散時間発振器ＤＴＯの出力信号ＯＳに関連する。
垂直２次スプライン補間器ＶＩは各水平セグメントごとに、即ち６４画素ごとに１つの新しいデータ値を供給する必要がある。従って、垂直スプライン補間器ＶＩの速度は、次のデータ値の計算に６４クロックパルスを使用し得るので、臨界的でない。従って、垂直２次スプライン補間器ＶＩは所要の乗算及び加算を実行するようプログラムされたシーケンシャルＲＩＳＣプロセッサとするのが好ましい。
水平スプライン補間器ＨＩは２つの連続するサンプル値の間の使用可能な時間内に補間を行う必要がある。従って、この補間器は時間離散乗算器を具える並列マシンとして実現される。水平スプライン補間器ＨＩの有利な実施例は、ｐは１水平セグメント内で０から１まで直線的に増大するという洞察に基づく。この場合には、直線的に増大する数ｐとの乗算は離散的積分に等しくなる。従って、時間離散出力関数ｗ（p）を得るためのｐとの２つの乗算はそれぞれ加算器と蓄積段からなる２つの時間離散積分器Ｉ１、Ｉ２の直列回路（図８参照）と置き換えることができる。ｗ（p）内の２つの積項の加算は図８につき後述するように２つの積分器のプリセットにより除去することができる。数ｐは離散時間発振器ＤＴＯの出力信号ＯＳにリンクする。数ｐは直線的に増加すべきであるため、発振器信号ＯＳは一定のインクリメントを有する必要がある。従って、時間離散ＰＬＬはフライバック値ＨＦＢを変化させて制御する必要がある。
図８は本発明による水平２次スプライン波形発生器ＨＩの一実施例を示す。この水平２次スプライン波形発生器ＨＩは第１時間離散積分器Ｉ１、乗算器Ｍ、第２時間離散積分器Ｉ２、及び中間係数ＩＣをＣ0、Ｃ1、Ｃ2として受信する計算ユニットＣＣＭを具える。
第１積分器Ｉ１は水平セグメント内の各画素ごとに第１インクリメント値ＩＮＣ１を第１出発値ＳＴＶ１に加算する。第１積分器Ｉ１は各水平セグメントの開始時に第１出発値ＳＴＶ１にプリセットされる。各セグメントが６４画素を具える場合には、第１出発値ＳＴＶ１＝Ｃ1＋1/64＊Ｃ2、及び第１インクリメント値ＩＮＣ１=2/64＊Ｃ2である。
従って、第１積分器Ｉ１は下記の値の系列を供給する。
ｐ＝０Ｃ1＋1/64＊Ｃ2
ｐ＝1/64 Ｃ1＋3/64＊Ｃ2
ｐ＝63/64 Ｃ1＋127/64＊Ｃ2
乗算器Ｍは第１積分器Ｉ１の出力値をセグメント内の画素数の逆数である係数Ｆ、本例ではＦ＝1/64と乗算する。実際には、このような２の累乗の割算は簡単なビットシフト回路により実行される。
第２積分器Ｉ２は水平セグメント内の各画素ごとに乗算器Ｍの出力値である第２インクリメント値ＩＮＣ２を第２出発値ＳＴＶ２に加算する。第２積分器Ｉ２は各水平セグメントの開始時に第２出発値ＳＴＶ２にプリセットされる。各セグメントが６４画素を具える場合には、第２出発値ＳＴＶ２＝Ｃ0であり、第２積分器Ｉ２は下記の値の系列を供給する。
ｐ＝０Ｃ0
ｐ＝1/64 Ｃ0＋1/64＊（Ｃ1＋1/64＊Ｃ2）
ｐ＝2/64 Ｃ0＋1/64＊（2＊Ｃ1＋４/64＊Ｃ2）
ｐ＝１Ｃ0＋1/64＊（64＊Ｃ1＋64＊64/64＊Ｃ2）＝Ｃ0＋Ｃ1＋Ｃ2
計算ユニットＣＣＭは係数Ｃ0，Ｃ1及びＣ2から第１インクリメント値ＩＮＣ１及び出発値ＳＴＶ１，ＳＴＶ２を計算する。第２積分器Ｉ２は制御信号ＣＳである波形ｗ（p）を供給する。
時間離散フェーズロックループＰＬＬの離散時間発振器ＤＴＯは、連続するクロック瞬時ＴＣに一連の発振器値ＯＶを具え、単一の傾き（走査中のインクリメントが各クロックパルスごとに＋１）及び制御された可変の高分解能フライバック値ＦＢＨを有するラインロックのこぎり波状タイムベースを表わす出力信号０Ｓを供給する。発振器値ＯＶはクロックパルス番号を表わす整数部とフライバック値により決定される小数部を具える。発振器値ＯＶの整数部はセグメントの開始時を決定し、小数部はタイムベース信号ＯＳのサブクロック精度を決定する。
水平波形補間器ＨＩはサブクロック精度を有するラインロックタイムベース信号ＯＳにロックしてジッタを避ける必要がある。これは、第１及び第２積分器Ｉ１，Ｉ２の第１及び第２出発値ＳＴＶ１，ＳＴＶ２を図９につき検討するように調整することにより可能である。
図９は第１及び第２出発値ＳＴＶ１，ＳＴＶ２を発生する本発明の一実施例を示す。
先に検討したように、水平スプライン波形発生器ＨＩは時間離散出力関数
ｗ（p）=Ｃ0＋ｐ＊（Ｃ1＋ｐ＊Ｃ2）
供給する必要がある。小さな水平時間オフセット（分数値δにより決まる小数部）fpは
ｗ（p+fp）=Ｃ0＋（p+fp）＊（Ｃ1＋（p+fp）＊Ｃ2）
を生じ、これは
ｗ（p+fp）=Ｃ0’＋ｐ＊（Ｃ1’＋ｐ＊Ｃ2）
と書き表すことができ、ここで、
Ｃ0’＝Ｃ0＋fp＊Ｃ1＋fp²＊Ｃ2≒Ｃ0+fp＊Ｃ1
Ｃ1’＝Ｃ1＋２＊fp＊Ｃ2
結論として、第１出発値ＳＴＶ１を
ＳＴＶ１＝Ｃ1’＋1/64＊Ｃ2’＝Ｃ1+（1/64＋２＊fp）＊Ｃ2
且つ第２出発値ＳＴＶ２を
ＳＴＶ２＝Ｃ0’＝Ｃ0+fp＊Ｃ1
にすると、水平スプライン波形はラインロックタイムベースにサブ画素精度でロックされる。これらは１セグメントにつき１回だけ実行すべき補正である。これらの補正はハードウエア加算器及び乗算器により、又は適切にプログラムされたコンピュータにより計算することができる。
図９の実施例は小数部fpを係数Ｃ2と乗算する第１乗算器Ｍ１と、係数Ｃ2を第１乗算の結果に加算する第１加算器Ａ１と、係数Ｃ2を第１加算の結果に加算して第１出発値ＳＴＶ１を供給する第２加算器Ａ２とを具える。図９の実施例は、更に、小数部fpを係数Ｃ1と乗算する第２乗算器Ｍ２と、係数Ｃ0を第２乗算の結果に加算して第２出発値ＳＴＶ２を供給する第３加算器Ａ３とを具える。
以上、本発明を好適実施例について説明したが、上述した原理内において多くの変更が当業者に明かであるので、本発明は上述した実施例に限定されず、これらの変更も含むものである。
殆どの実施例がハードウエア回路を使用するが、所要の計算を実行するために適切にプログラムされたコンピュータを適用することもできる。
各セグメント内の画素又はラインの数は64と異なる値に選択することもできる。固定のクロック周波数において、セグメント数を多くし、従って１セグメント当たりの画素数を少なくすると、補正波形の精度が高くなる。
波形発生器ＷＧは２次元の２次スプライン発生器について説明した。補正が一方向にのみ必要とされる場合には、１次元の波形発生器ＷＧを使用することができる。波形発生器ＷＧにもっと複雑な波形が必要とされる場合には、２次以上の高次スプライン波形発生器ＷＧを使用することができる。波形発生器ＷＧはスプライン関数以外の他の関数を発生することができる。
要するに、本発明の一実施例では、出力タイムベースコレクタは直交標本化ビデオＶＳをクロック信号ＣＬＫのクロック瞬時ＴＣに発生する非同期サンプル値を有する非同期標本化ビデオＶＯＳに変換する。非同期標本化ビデオＶＯＳは表示装置ＤＤの表示スクリーン上に表示される。時間離散フェーズロックループＰＬＬの離散時間発振器ＤＴＯがタイムベース信号ＯＳを供給する。時間離散フェーズロックループＰＬＬがタイムベース信号ＯＳと表示装置ＤＤのライン偏向のタイミングを示す基準瞬時ＦＢとの間の位相差ＰＥを決定して基準瞬時ＦＢにロックされたタイムベース信号ＯＳを得る。タイムベース信号ＯＳによりサンプルレート変換器ＳＲＣを制御して、この変換器によりクロック瞬時ＴＣに発生する非同期ビデオ値ＶＯＳを直交標本化ビデオＶＳから補間し、ビデオ信号を表示スクリーン上の正しい位置に表示させる。本発明の出力タイムベースコレクタでは、全ての回路を１つの同一のクロック発生器ＯＳＣからのクロック信号によりクロックする。

Claims

クロック瞬時を決定するクロック発生器と、
表示装置のライン偏向のタイミングを示す基準瞬時に依存して制御信号を発生する制御回路と、
クロック瞬時、直交標本化格子上のビデオサンプル及び制御信号を受信し、非同期出力ビデオサンプルを表示装置に供給する時間離散信号変換器と、
を具える出力タイムベースコレクタにおいて、
前記制御回路がクロック瞬時及び基準瞬時を受信して基準瞬時にロックされたタイムベース信号を供給する時間離散フェーズロックループを具え、且つ前記信号変換器が前記タイムベース信号を制御信号として受信して前記出力ビデオサンプルをクロック瞬時に供給するサンプルレート変換器を具えることを特徴とする出力タイムベースコレクタ。
前記制御回路が波形発生器を具え、該波形発生器がタイムベース信号を受信し、所定の波形に従って適応化されたタイムベース信号である制御信号を供給することを特徴とする請求項１記載の出力タイムベースコレクタ。
前記時間離散フェーズロックループが、
アナログ信号である基準瞬時を受信し、時間離散同期瞬時をサブクロック精度で供給する位置決定手段と、
積分器を具え、クロック瞬時ごとにインクリメント値を加算してタイムベース信号を供給する離散時間発振器と、
基準値と前記基準瞬時におけるタイムベース信号のサンプル値との差値を決定する位相検出器と、
前記タイムベース信号の周期を前記差値に依存して制御する制御ユニットと、を具えることを特徴とする請求項１記載の出力タイムベースコレクタ。
前記制御ユニットが時間離散発振器のフライバック値を制御するよう構成され、且つ前記制御回路が更に前記タイムベース信号をタイムベースとして受信して前記制御信号を供給する波形発生器を具え、該波形発生器が出発値及びインクリメント値を受信する少なくとも１つの時間離散積分器と、前記出発値を選択可能な係数から計算する手段を具え、前記タイムベース信号にロックされ且つ前記選択可能な係数により決まる形状を有する多項式波形を供給するように構成されていることを特徴とする請求項３記載の出力タイムベースコレクタ。
前記出発値計算手段は出発値をタイムベースのサブクロック位置に応答して計算することを特徴とする請求項４記載の出力タイムベースコレクタ。
前記位相検出器はタイムベース信号を前記基準瞬時に関連するクロック瞬時にサンプリングしてサンプル値を得るサンプラを具え、且つ前記位相検出器は位相誤差を
ＰＥ＝ＲＥＦ−（ＯＶ１＋δ＊ＩＮＣ）
ここで、ＲＥＦは基準値、
ＯＶ１はサンプリング値
ＩＮＣはインクリメント値
δはクロック周期内の前記基準瞬時の位置を示す分数値
として計算するように構成されていることを特徴とする請求項３記載の出力タイムベースコレクタ。
クロック瞬時を決定するステップと、
表示装置のライン偏向のタイミングを示す基準瞬時に依存して制御信号を発生するステップと、
制御信号の制御の下で、直交標本化格子上のビデオサンプルを表示装置に供給する非同期出力ビデオサンプルに変換するステップと、
を具える出力タイムベース補正方法において、
前記制御信号発生ステップがクロック瞬時及び基準瞬時を受信して基準瞬時にロックされたタイムベース信号を供給する時間離散フェーズロックループステップを具え、且つ前記変換ステップが前記タイムベース信号を制御信号として受信して前記出力ビデオサンプルをクロック瞬時に供給するサンプルレート変換ステップを具えることを特徴とする出力タイムベース補正方法。
クロック瞬時を決定するクロック発生器と、
表示装置のライン偏向のタイミングを示す基準瞬時に依存して制御信号を発生する制御回路と、
クロック瞬時、直交標本化格子上のビデオサンプル及び制御信号を受信し、非同期出力ビデオサンプルを表示装置に供給する時間離散信号変換器と、
を具える出力タイムベースコレクタを具える表示装置において、
前記制御回路がクロック瞬時及び基準瞬時を受信して基準瞬時にロックされたタイムベース信号を供給する時間離散フェーズロックループを具え、且つ前記信号変換器が前記タイムベース信号を制御信号として受信して前記出力ビデオサンプルをクロック瞬時に供給するサンプルレート変換器を具えることを特徴とする表示装置。