KR20000075602A - 시간불연속 위상동기 루프 - Google Patents

시간불연속 위상동기 루프 Download PDF

Info

Publication number
KR20000075602A
KR20000075602A KR1019997007663A KR19997007663A KR20000075602A KR 20000075602 A KR20000075602 A KR 20000075602A KR 1019997007663 A KR1019997007663 A KR 1019997007663A KR 19997007663 A KR19997007663 A KR 19997007663A KR 20000075602 A KR20000075602 A KR 20000075602A
Authority
KR
South Korea
Prior art keywords
instant
oscillator
clock
value
time
Prior art date
Application number
KR1019997007663A
Other languages
English (en)
Inventor
제로엔에치.씨.제이. 스테센
아제제이. 반달프센
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트.게.아. 롤페즈, 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 요트.게.아. 롤페즈
Publication of KR20000075602A publication Critical patent/KR20000075602A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S388/00—Electricity: motor control systems
    • Y10S388/907—Specific control circuit element or device
    • Y10S388/911—Phase locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

시간-불연속 위상-동기 루프는 클럭신호(CLK)의 대응하는 클럭 인스턴트(TC)에서 발진기값(OV)를 나타내는 주기적인 발진기 신호(OS)를 공급하는 불연속 시간 발진기(DTO)를 구비한다. 위치 결정 회로(P)는 비디오 신호의 아날로그 동기 펄스(SP)의 위치를 나타내는 시간-불연속 동기 인스턴트(SI)를 서브-클럭 주기 정확도로써 발생시킨다. 위상 검출기(PD)는 동기 인스턴트(SI), 동기 인스턴트에 관련된 클럭 인스턴트(TC1)에서 불연속 시간 발진기 신호(OS)의 값(OV1) 및 발진기 신호(OS)의 경사를 사용함으로써 불연속 시간 발진기 신호(OS) 및 동기 인스턴트(SI)간의 위상 에러(PE)를 결정한다. 발진기 신호(OS)의 주기는 위상 에러(PE)에 따른다. 발진기 신호(OS)의 경사를 사용해서, 위상 에러(PE)는 그 경사에 무관하다.

Description

시간불연속 위상동기 루프{Time-discrete phase-locked loop}
종래기술인 US-A-5,181,115는 시간-불연속 위상-동기 루프(PLL로 불리움)를 개시한다. PLL은 클럭 주기마다 증가값을 가산하는 모듈로 가산기로써 실행된 주기적으로 오버플로우하는 디지털 발진기를 갖는다. PLL은 처리기 장치를 더 구비한다. 처리기 장치는 디지털 발진기의 실제 위상을 주기적인 동기 펄스의 제어 클럭속도에서 세트된 위상과 비교함으로써 디지털 발진기의 주기를 주기적으로 발생하는 동기 펄스로부터 결정된 공칭 주기로 조절한다. 처음에, 디지털 발진기의 순시값이 저장되고, 동기 펄스에 의해 트리거되어 기준값 및 클럭 인스턴트에서 발생하는 디지털 발진기 값 간의 (조잡한) 위상차를 결정한다. 둘째로, 처리기 장치는 입력 동기 펄스로부터 스큐 데이터를 발생시켜서 서브-클럭 정확도로써 동기 펄스의 위치에 대한 정보를 조잡한 위상차에 가산시킨 후 결합된 위상차를 얻는다. 그 결합된 위상차는 루프 필터에서 필터링된다. 그 필터링된 위상차는 기준 주파수에 가산되어 디지털 발진기의 증가값을 제어하는 제어 신호를 얻는다.
종래 기술의 결점은 그 결합된 위상 에러가 하나의 고정된 라인 주파수에서만 정정되어서 디지털 발진기 및 동기 펄스간의 위상 동기를 방해한다는 것이다.
본 발명은 청구항 1의 전제부에서 한정된 시간-불연속 위상-동기 루프에 관한 것이다. 본 발명은 청구항 6의 전제부에서 한정된 동기 인스턴트에 불연속 시간 발진기 신호를 동기시키는 방법에 관한 것이다. 본 발명은 청구항 9의 전제부에서 한정된 시간-불연속 위상-동기 루프를 구비하는 표시 장치에도 관련된다.
도 1은 본 발명에 따른 시간-불연속 위상-동기 루프의 제 1실시예인 표시 장치의 블록도.
도 2는 본 발명에 따른 시간-불연속 위상-동기 루프의 다른 실시예의 블록도.
도 3은 본 발명에 따른 시간-불연속 위상-동기 루프에 사용되는 위상 검출기의 블록도.
도 4는 본 발명에 따른 시간-불연속 위상-동기 루프에 사용하는 다른 위상 검출기의 블록도.
도 5는 동기 인스턴트의 결정을 서브-클럭 정확도로써 설명하기위한 동기 펄스의 부분도.
도 6는 동기 인스턴트에서 발진기값의 결정을 서브-클럭 정확도로써 설명하기위한 시간-불연속 시간 발진기 신호의 부분도.
도 7은 본 발명의 실시예에 따른 발진기 신호의 도시도.
도 8은 본 발명에 따른 루프 필터의 실시예도.
본 발명의 목적은 디지털 발진기 및 동기 펄스간의 개선된 위상 동기를 시간-불연속 PLL에 제공하는 것이다.
상기 목적을 위해, 본 발명의 제 1태양은 청구항 1에서 한정했듯이 시간-불연속 PLL을 제공한다. 본 발명의 제 2태양은 청구항 6에서 한정했듯이 동기 인스턴트에 불연속 시간 발진기를 동기시키는 방법을 제공한다. 본 발명의 제 3태양은 청구항 9에 한정했듯이 시간 불연속 PLL을 구비하는 표시 장치를 제공한다. 장점의 실시예는 종속항에서 한정된다.
불연속 시간 발진기가 클럭 발진기를 자유동작시킴으로써 발생된 클럭신호의 클럭 인스턴트에서 증가값을 집적하여 불연속 발진값을 클럭 인스턴트에서 나타내는 주기적인 발진기 신호를 공급한다. 발진기 신호는 주기적인 디지털 스테어케이스일 수 있다.
동기 위치 검출기는 비디오신호(동기 인스턴트로 불리움)의 아날로그 동기 펄스 발생의 인스턴트를 서브-클럭 주기 정확도로써 결정한다. 예로써, 아날로그 동기신호의 위치는 아날로그 동기신호를 디지털 동기값으로 처음에 변환함으로써 클럭신호에 의해 클럭되는 A/D 컨버터로써 결정된다. 둘째로, 아날로그 동기신호(예를 들어, 에찌가 중간-레벨값을 크로스하는 인스턴트)의 에찌 위치는 종래 기술에서 공지했듯이 보간 또는 오버-샘플링함으로써 디지털 동기값으로부터 결정된다.
샘플러는 동기 인스턴트에 관련된 클럭 인스턴트에서 불연속 시간 발진기값을 샘플링한다. 예를 들어, 에찌가 중간-레벨값을 크로스한후 불연속 시간 발진기값은 제 1클럭 펄스에서 샘플링될 수 있다. 에찌의 시작이 검출된 후 불연속 발진기값을 제 1클럭 펄스에서 샘플링하는 것이 가능하다.
위상 검출기는 불연속 시간 발진기의 샘플링된 값을 사용함으로써 불연속 시간 발진기 신호 및 동기 인스턴트간의 위상 에러를 결정한다. 그 방법에서, 동기 인스턴트에서 불연속 시간 발진기값은 발진기 신호의 경사를 사용함으로써 결정된다. 결과적으로, 발진기 신호의 경사가 변화하면, 그 추정된 위상 에러는 정정된다. 발진기 신호의 주기는 위상 에러에 따른다. 안정된 상황에서, 위상 에러는 제로이다. 종래 기술에서처럼, 그 추정된 위상 에러는 동기 펄스의 경사와 무관하다.
청구항 2에서, 동기 인스턴트의 서브-클럭 위치는 샘플링된 불연속 시간 발진기값이 발생하는 클럭 인스턴트에 대해 인자 또는 동기 인스턴트의 오프세트를 표시하는 프랙션에 의해 표시된다.
청구항 7에서 청구했듯이, 그 샘플링된 불연속 시간 발진기값을 기준값과 비교함으로써 및 계속해서 증가값 및 인자의 승산을 상기 조잡한 위상 에러에 대한 정정에 인가함으로써 조잡한 위상 에러를 처음에 결정하는 것이 가능하다.
청구항 8에서처럼, 불연속 시간 발진기의 샘플링값을 인자 및 증가값의 승산으로써 정정함으로써 동기 인스턴트에서 발생하는 불연속 시간 발진기값을 직접 보간하는 것이 가능하다. 계속해서, 위상 에러는 그 보간된 불연속 시간 발진기값을 기준값과 비교함으로써 결정된다.
양자의 경우에, 불연속 시간 발진기 및 동기 인스턴트간의 위상 에러는 클럭 인스턴에서 불연속 시간 발진기값을 사용함으로써 및 동기 정보와 함께 불연속 시간 발진기의 경사를 사용함으로써 결정된다. 양자의 경우에, 사실상, 실제의 위상 에러는 동기 인스턴트에서 기준값 및 불연속 시간 발진기의 실제값간에 결정된다.
결론적으로, 본 발명은 불연속 시간 발진기의 경사에 따라 위상 에러를 추정하는 반면에, 종래기술의 US 5,181,115는 조잡한 위상 에러를 고정량으로써 정정한다. 고정량만이 클럭 인스턴트에 대한 동기 인스턴트 위치에 따른다. 그것은 불연속 시간 발진기의 경사가 변화하거나 다른 값을 갖도록 선택되면 동기 인스턴트에서 위상 에러의 추정을 부정확하게 한다. 계속해서, 그 추정된 불연속 시간 발진기값은 동기 인스턴트의 하나의 설정된 반복 주파수에서 정정값만을 갖는다. 계속해서, 종래 기술의 PLL은 동기 인스턴트의 다른 반복 주파수를 갖는 비디오 신호를 처리하는 데 부적합하다. 더구나, 동기 인스턴트의 반복 주파수의 적은 변화동안, 불연속 시간 발진기의 추정된 값에서 적은 에러는 지터를 야기한다.
청구항 3에 청구된 바와 같이 본 발명의 실시예에서, 위상 에러는 증가값을 사용함으로써 불연속 시간 발진기 신호의 주기를 제어한다. 이 방법에서, 종래 기술에서처럼, 불연속 시간 발진기의 경사는 위상 에러에 의해 제어되어 동기 인스턴트의 반복 주파수를 변화시킨다.
청구항 4에서 한정했듯이, 본 발명의 실시예에서, 위상 에러는 경사를 대신해서 불연속 시간 발진기의 플라이백 높이를 제어한다. 계속해서, 클럭 주기마다 집적되는 증가값은 일정하다. 그것은 불연속 시간 발진기가 간단하다는 장점을 갖는 데 왜냐하면 증가값이 2의 파워로 되도록 선택될 수 있기 때문이다.
본 발명에 따른 시간-불연속 위상-동기 루프는 비디오 표시 장치의 라인 편향에서 사용되는 라인-동기 기준신호를 발생시키기 위해 불연속 시간 발진기를 비디오 신호의 라인-동기 펄스에 동기시키기 위해 사용될 수 있다(그런 위상-동기 루프는 파이-원(phi-one) 루프로서 공지됨). 본 발명에 따른 시간-불연속 위상-동기 루프는 라인 출력 스테이지에 대해 라인 구동 펄스를 발생시키도록 라인-동기 기준신호를 수신하기 위해 사용될 수 있다(그런 위상-동기 루프는 파이-투(phi-two) 루프로서 공지됨). 제 2의 경우에, 동기 인스턴트는 라인 편향으로부터 인출되고, 예를 들어, 라인 플라이백 펄스는 사용될 수 있다.
본 발명에 따른 시간-불연속 위상-동기 루프는 샘플 속도 컨버터용 제어신호를 발생시키기 위해 사용될 수 있다. 시간-비동기 샘플된 불연속 비디오 샘플을 수신하고 직교 샘플된 비디오 샘플을 공급하는 입력 샘플속도 컨버터의 경우에, 시간-불연속 위상-동기 루프는 비디오 신호의 라인-동기 펄스로부터 라인-동기된 신호를 발생시킨다. 직교 샘플된 비디오 샘플을 수신하고 비동기 샘플된 비디오 샘플을 공급하는 출력 샘플속도 컨버터의 경우에, 시간-불연속 위상-동기 루프는 출력 샘플속도 컨버터용 제어 신호를 발생시키도록 라인 편향에 관련된 동기 인스턴트를 수신한다.
본 발명의 상기 및 다른 태양은 첨부도면으로부터 명백하게 설명된다.
도 1은 본 발명에 따른 시간-불연속 위상-동기 루프의 블록도이다.
클럭 발진기(OSC)는 클럭 인스턴트(TC)를 결정하는 클럭신호(CLK)를 발생시킨다. 클럭 발진기(OSC)는 동기 펄스(SP)를 주기적으로 발생시키는 것에 대해 비동기되는 매우 안정된 클럭 신호(CLK)를 공급하는 수정 발진기일 수 있다. 동기 분리기(SY)는 아날로그 비디오 신호(Vi)로부터 동기 펄스(SP)를 분리하거나 동기 펄스(SP)는 시간-불연속 비디오 신호에 속할 수 있다. 아날로그 비디오 신호(Vi)의 경우에, A/D 변환기(ADC)는 클럭신호(CLK) 및 아날로그 동기 펄스(SP)를 수신하여 사간-불연속 동기신호(TDS)를 계산 유닛(CAL)에 공급한다. A/D 변환기(ADC) 및 계산 유닛(CAL)은 동기 위치 검출기(P)의 일부이다.
동기 위치 검출기(P)는 동기 펄스(SP)의 위치를 나타내는 동기 인스턴트(SI)를 서브-클럭 주기의 정확도로써 공급한다. 동기 펄스의 위치는 동기 펄스(SP)의 에찌가 기준값(예를 들어, 중간 레벨값)을 크로스하는 동기 인스턴트(SI)로써 한정된다. 종래 기술인 US-A-5,181,115로부터 공지되듯이, 동기 인스턴트(SI)는 시간-불연속 동기신호(TDS)의 시간-불연속 동기값을 보간함으로써 결정될 수 있다.
불연속 시간 발진기(DTO)는 집적기(ACC) 및 제어 유닛(CU)을 구비한다. 집적기(ACC)는 클럭신호(CLK)의 클럭 인스턴트(TC)에서 불연속 시간 발진기값(OV)을 나타내는 주기적인 발진기 신호(OS)를 공급하기위한 종래기술로부터 공지된 모듈로 가산기이다. 그 경우에, 발진기 신호(OS)는 각 클럭 주기동안 증가값(INC)을 합산함으로써 얻어진 디지털 스테어케이스(staircase)이다. 제어 유닛(CU)은 플라이백값(FBH)을 집적기(ACC)에 공급하여 발진기 신호(OS)의 시작값을 제어신호(CS)에 따른 연속주기로 제어한다. 증가값(INC)은 설정된 값을 갖는다.
샘플러(SAI)는 동기 인스턴트(SI)에 관련된 클럭 인스턴트(TC1)에서 발진기 신호(OS)의 값(OV1)을 샘플링한다. 타이밍 제어 유닛(TCU)은 시간-불연속 동기신호(TDS)를 수신하여 클럭 인스턴트(TC1)을 공급한다. 샘플러(SA1)는 데이터 입력에서 발진기 신호(OS)를 및 각 로드 인에이블 입력에서 에찌로서의 클럭 인스턴트를 수신하는 D-플립플롭이다. a 마이크로프로세서가 사용되고, 값(OV1)은 메모리에 저장될 수 있다.
위상 검출기(PD)는 샘플된 값(OV1), 동기 인스턴트(SI), 및 증가값(INC)을 사용함으로써 발진기 신호(OS) 및 동기 인스턴트(SI)간의 위상 에러(PE)를 평가한다. 위상 검출기(PD)는
PE = REF - OV1 - δ*INC
로써 위상 에러(PE)를 계산한다.
여기서 REF는 기준값이고,
OV1은 샘플링값이고,
INC는 증가값이고,
δ는 클럭 주기내에서 동기 인스턴트(SI)의 위치 측정용 인자이다. 시간 불연속 동기 인스턴트(SI)가 디지털 워드에 의해 표시되면, 인자δ는 2개의 연속 클럭 인스턴트(TC)간의 마찰을 결정하는 최하위 비트에 의해 표시될 수 있다.
발진기 신호(OS)의 경사가 사용되도록 위상 에러는 증가값(INC)을 사용함으로써 추정됨이 본발명에는 필수적이다. 샘플된 값(OV1)으로부터 기준값(REF)을 감산하고 인자δ의 승산을 증가값(INC)에 의해 가산하는 것이 가능하다. 증가값(INC)은 부가적인 클럭 인스턴트(TC2)에서 샘플된 발진기 신호(OS)의 샘플링값(OV1) 및 부가적인 샘플링값(OV2)간의 차이로써 결정될 수 있다. 예를 들어, 제 1값(OV1)은 동기 인스턴트(SI)후에 제 1클럭펄스(CLK)에서 샘플링될 수 있다. 동기 인스턴트(SI)는 동기 펄스(SP)의 에찌가 기준 레벨값을 크로스하는 인스턴트이다. 기준레벨은 동기펄스(SP)의 중간값으로 될 수 있게 선택될 수 있다. 그 경우에, 제 2값(OV2)은 중간-레벨값에 바로 앞서는 클럭 인스턴트에서 샘플링된 값일 수 있다. 샘플 클럭 인스턴트(TC1 및 TC2)의 선택은 본 발명에 대해 중요한 문제로 되지 않는다. 상기 샘플 클럭 인스턴트(TC1 및 TC2)는 동기 인스턴트(SI)를 보간하기위해 사용되면, 클럭 인스턴트(TC1 및 TC2) 모두가 동기 펄스(SP)의 같은 에찌동안 발생하기위해 선택되는 것이 중요하다. 동기 펄스(SP)의 에찌 시작을 검출하기위해 시간-불연속 동기신호(TDS)의 2개 연속값을 처음에 비교함으로써 샘플 클럭 인스턴트(TC1 및 TC2)를 얻는 것이 또한 가능하다. 값이 그 이상으로 설정된 양만큼 다르고 검출된 경사 부호가 관계된 에지의 경사 부호에 알맞다면 시작이 검출된다. 2개 연속값의 마지막을 발생시키는 클럭 인스턴트는 제 1클럭 인스턴트(TC1)이다. 제 2클럭 인스턴트(TC2)는 제 1클럭 인스턴트(TC1)를 바로 따르는 클럭 인스턴트로 되기위해 선택될 수 있다. 제 2클럭 인스턴트(TC2)는 동기 인스턴트(SI)후에 제 1클럭 인스턴트로 될 수 있다. 샘플 클럭 인스턴트(TC2)는 에찌동안 발생하는 마지막 클럭 인스턴트로 될 수 있다.
선택 시간-불연속 루프 필터(LF)는 위상 에러(PE)를 필터링하여 제어신호(CS)를 불연속 시간 발진기(DTO)에 공급한다.
불연속 시간 발진기(DTO)는 라인 기준 펄스(LR)를 라인 편향 회로(LD)로 공급하는 라인 동기 회로(LS)에 시간 베이스 신호로서 발진기 신호(OS)를 공급한다. 라인 편향 회로(LD)는 음극선관(CRT) 주위에 배열된 편향 코일(LL)에 라인 편향 전류를 공급한다.
동기 펄스(SP)에 대한 시간 베이스 신호의 위치는 기준값(REF)을 제어함으로써 조절가능하다. 그 방법에서 음극선관상에 표시된 화상의 수평이동은 얻어질수 있다.
위상 검출기(PD)의 실시예는 도 2 및 3을 참고로 설명되고, 루프 필터(LF)의 일실시예는 도 8을 참고로 설명된다.
본 발명에 따른 시간-불연속 위상 동기 루프의 동작이 도 3내지 8의 설명에서 명백해진다.
도 2는 본 발명에 따른 시간-불연속 펄스 동기 루프의 다른 실시예의 블록 다이어그래을 도시한다. 상기 실시예는 불연속 시간 발진기(DTO)가 위상 에러(PE)에 따라 증가값(INC)을 제어하기위해 갱신된다는 점에서만 도 1에 따른 시간-불연속 위상 동기 루프와 다르다. 종래의 기술로부터 공지되듯이, 발진기 신호(OS)의 주기가 안정된 위치에서 동기 인스턴트(SI)의 반복 주파수에 알맞게 되도록 제어 유닛(CU)는 증가값(INC)을 공급한다. 발진기 신호(OS)는 기준값후의 시간이 크로스되었다는 고정 주기를 고정된 시작값에서 다시 시작한다.
도 3은 본 발명에 따른 시간-불연속 위상 동기 루프에 사용되는 위상 검출기(PD)의 블록도를 도시한다. 위상 검출기(PD)는 제 1감산기(SB1), 승산기(MP) 및 제 2감산기(SB2)를 구비한다. 제 1감산기(SB1)는 기준값(REF)으로부터 샘플된 값(OV1)을 감산하여 조잡한 위상 에러(CPE)를 공급한다. 조잡한 위상 에러(CPE)는 동기 인스턴트(SI) 및 주기적인 발진기 신호(OS)간의 실제 위상 에러의 대강 표시인데, 왜냐하면 발진기 신호(OS)의 값이 동기 인스턴트(SI)에 가까운 클럭 인스턴트(TC1)에서 발생하는 것으로만 사용된다. 승산기(MP)는 프랙션(praction)δ에 증가값(INC)을 승산하여 승산된 차(MD)를 얻는다. 프랙션δ은 클럭신호(CLK)의 클럭신호 인스턴트(TC)에 대해 동기 인스턴트(SI)의 위치측정이다. 프랙션δ은 2개의 클럭 인스턴트(TC1,TC2)간의 시간 주기의 퍼센티지로서 동기 인스턴트(SI)의 위치를 표현할 수 있다. 예를 들어, 클럭 인스턴스(TC1)가 클럭 인스턴트(TC2)전에 발생하면, δ=20％ 또는 δ=0.2는 동기 인스턴트가 인스턴트(TC1+0.2＊(TC2-TC1))에서 발생한다는 것을 표시한다. 그것은 도 5를 참고로 더 설명된다. 제 2감산기(SB2)는 조잡한위상 에러(CPE)로부터 그 승산된 차(MD)를 감산하여 위상 에러(PE)를 얻는다. 결론해서, 위상 에러(PE)는 다음과 같이 표현될 수 있다.
PE = REF - OV1 - δ*INC
사실상, 위상 에러(PE)는 동기 인스턴트(SI)에서 발생하는 발진기 신호(OS)의 기준값(REF) 및 보간된 값간의 차이다. 클럭 인스턴트(TC1)가 클럭 인스턴트(TC2)에 앞서고 δ=0.2이라고 가정하면, 위상 에러는,
PE = REF - (OV1 + 0.2*INC)
이고, 여기서 INC는 양의 항이다. 브랫킷들 간의 항은 동기 인스턴트(SI)에서 발진기 신호(OS)의 보간된 값이다. 위상 에러(PE)는 발진기 신호(OS)의 경사에 무관한데, 왜냐하면 조잡한 위상 에러(CPE)상의 정정이 발진기 신호(OS)의 경사에 따른다. 프랙션δ을 여러 방법으로 한정하는 것이 가능하다.
도 4는 본 발명에 따른 시간-불연속 위상 동기 루프에 사용되는 다른 위상 검출기(PD)의 블록도를 도시한다. 위상 검출기(PD)는 감산기(SB4), 정정 회로(CO), 및 승산기(MP1)를 구비한다. 승산기(MP1)는 프랙션δ에 증가값(INC)을 승산하여 승산된 차값(MD1)을 얻는다. 프랙션δ가 제 1발진기값(OV1)이 발생하는 샘플 인스턴트(TC1)에 대해 한정되면, 정정 회로(CO)는 그 승산된 차값(MD1)을 제 1발진기값(OV1)에 가산하여 추정된 발진기값(OVE)을 동기 인스턴트(SI)에서 얻는다. 감산기(SB4)는 기준값으로부터 그 추정된 발진기값(OVE)을 감산하여 위상 에러(PE)를 얻는다.
도 5는 동기 인스턴트(SI)의 결정을 서브-클럭 정확도로써 설명하기위한 동기 펄스(SP)의 일부를 도시한다. 수직축은 동기값(SV)를 나타내고 수평축은 시간t를 나타낸다. 동기 인스턴트(SI)는 동기 펄스(SP)의 상승하는 상승 에찌가 기준 레벨(RL)을 크로스하는 인스턴트라고 가정한다. 기준레벨(RL)은 동기 펄스(SP)의 낮은 값(LL) 및 높은 값(HL)간의 중간값으로 되도록 선택된다. 제 1샘플된 동기 펄스(SV1)는 제 1클럭 인스턴트(TC1)에서 발생하고, 제 2샘플된 동기값(SV2)은 제 2크럭 인스턴트(TC2)에서 발생한다. 동기 인스턴트(SI)는 제 1 및 2클럭 인스턴트(TC1 및 TC2)간의 클럭 주기(TCLK)내에서 발생한다. 마찰δ는 제 1클럭 인스턴트(TC1) 및 동기 인스턴트(SI)간에 발생하는 클럭 주기(TCLK)의 마찰이다. 결과적으로, 프랙션δ는 다음과 같이 계산된다.
δ = (RL - SV1) / (SV2 - SV1)
도 6은 본 발명에 따른 서브-클럭 정확도로써 동기 인스턴트(SI)에서 발진기값(OVE)의 결정을 설명하기위한 시간-불연속 시간 발진기 신호(OS)를 도시한다. 수직축은 발진기값(OV)을 나타내고 수평축은 시간t를 나타낸다. 발진기값(OV)이 시간에 따라 증가한다고 가정한다. 제 1샘플된 발진기값(OV1)이 제 1클럭 인스턴트(TC1)에서 발생하고, 제 2샘플된 발진기값(OV2)이 제 2클럭 인스턴트(TC2)에서 발생한다. 동기 인스턴트(SI)에서 그 추정된 발진기값(OVE)은 다음과 같이 계산된다.
OVE = OV1 + δ*(OV2 - OV1)
증가값(INC)은 제 1샘플된 발진기값(OV1) 및 제 2샘플된 발진기값(OV2)간의 차를 대체할 수 있다.
도 7은 본 발명의 일 실시예에 따른 발진기 신호(OS)를 도시한다. 발진기 신호(OS)는 클럭 인스턴트(TC)에서 불연속값(OV)으로써 표시된다. 주기적인 발진기 신호(OS)의 주기는 t1에서 제 1값(ST1)으로써 시작한다. 발진기 신호(OS)의 다음값은 고정된 증가값(INC)을 발진기 신호(OS)의 선행값에 가산함으로써 얻어진다. 발진기 신호의 연속주기는 t2에서 프리-세트값(ST2)으로써 시작한다. 발진기 신호(OS)의 1주기에서 클럭 인스턴트(TC)수는 명료성을 위해 적게 유지된다. 발진기 신호가 각기 값(OV1 및 OV2)을 갖는 클럭 인스턴트(TC1 및 TC2)간에 동기 인스턴트(SI)가 발생한다. 기준 레벨(REF)은 동기 인스터트(SI)가 발생되기 기대되는 인스턴트(TP)에서 발진기값(OV)을 통해 직선을 크로스한다. 그러나, 이 경우에, 동기 인스턴트(SI)는 일찍이 발생하고, 위상 에러(PE)는 검출된다. 위상 에러(PE)는 사실상 동기 인스턴트(SI)에서 기준값(REF) 및 직선의 값간의 차이다. 위상 에러(PE)는 일찌기 논의된 방법들중 하나에서 결정된다. 발진기 신호(OS)의 플라이백 높이(FBH)는 위상 에러(PE)를 토대로 계산되고, 도시된 경우에, 동기 인스터트(SI)는 일찍이 발생하고 플라이백 높이(FBH)는 감소되고, 결과적으로 제 1값(ST1)보다 높은 값을 갖는 프리-세트값(ST2)을 발생시킨다. 프리-세트값(ST2)을 직접적으로 계산하는 것이 가능하다. 플라이백(FBH) 또는 시작값(ST2)은 다음 주기에서 위상 에러 에러(PE)가 정확히 제로로 되게 하는 방법으로 계산된다. 위상 에러(PE)를 예를 들어 도 8에 논의된 PI 필터(LF)로써 처음에 필터링시키는 것이 가능하다. 발진기 신호(OS)의 제 2값(OV2)이 발생된 후, 때때로 위상 에러(PE) 및 플라이백 높이(FBH) 또는 시작값(ST2)를 결정하는 것이 필요로 되어, 그것은 발진기 신호(OS)의 연속 주기가 시작하기 전에 수개의 클럭 주기(TCLK)동안 지속한다.
A/D 컨버터(ADC)가 동기 펄스(SP)를 16MHz의 클럭 주파수로써 샘플링하는 반면에 DTO는 48MHz로써 클럭된다고 가정한다. 양 클럭은 클럭 발진기(OSC)에 의해 공급되어 간섭을 방지한다. 동기 펄스(SP)(유효한 동기 샘플(SV)로써 언급된)의 에지동안 발생하는 동기 샘플(SV)수가 적어도 2개 이상이라고 가정한다. 유효한 동기 샘플(SV)수(통상적으로 2내지 5)가 에찌마다 (통상적으로 1) 변화하는 것이 또한 가능하다. 위상 에러(PE)는 부가적인 유효한 동기 샘플(SV)이 도달할 때마다 정확도를 개선시키게 결정된다.
동기 에찌로부터 제 1유효한 샘플(SV)이 도달할 때, 하나의 샘플값(OV)이 불연속 시간 발진기(DTO)로부터 얻어지고 고정된 기준값(REF)으로부터 감산된다. 그것은 위상 에러(PE)에 대해 조잡한(coarse) 값을 설정한다. 도달하는 동기 에찌로부터 각 다음의 유효한 샘플(SV)에 대해, 불연속 시간 발진기(DTO)는 증가값(INC)을 3배로 증가시킨다. 동기 에찌의 중간점의 실제위치는 유효한 샘플(SV)의 중도에 놓인다. 불연속 시간 발진기(DTO)가 증가를 유지한다는 사실에 대해 보상하기 위해, 샘플된 위상 에러는 얻어진 모든 여분의 동기 에찌 샘플(SV)에 대해 16 Ms/s의 속도에서 증가값(INC)의 1.5배만큼 감소되야한다. 대안적으로, 그것은 모든 여분의 동기 에찌 샘플(SV)에 대해 48 Ms/s의 속도에서 증가값(INC)의 0.5배만큼 16Ms/s로 3배로 감소된다.
동기 에찌(SV)로부터 최종 유효 샘플이 도달할 때(다음것이 무효값을 가짐), 보간을 시작할 시간이다. 보간 결과는 하나의 샘플 간격내에서 입력 동기 에찌의 추정된 위치(SI)를 토대로한 위상 에러(PE)의 최종 정정을 설정한다. 그 정정은 증가값(INC)의 -1.5배 및 +1.5배간에 있다.
처리 잠재성으로 인해, 위상 에러 결과(PE)는 동기 에찌의 중심이 발생된 후 클럭 펄스(CLK)를 사용할 수 있다. 그것은 위상-동기 루프 성능에 거의 영향을 미치지 않는 데, 왜냐하면 최종 플라이백 높이(FBH)가 상대적인 정정이기 때문이다. 그것은 앞서거나 늦은 인스턴트에서 시행되면 정말로 문제로 되지 않는다.
개선책으로써, 전체적인 처리는 2개의 입력 동기 에찌상에 검출하기위해 2배로 될 수 있다. 그것은 위상-동기 루프로 하여금 동기 펄스(SP)의 상승 및 하강 에찌간의 (가중된) 평균 위치를 따르도록 허여한다. 그것은 동기 펄스(SP)가 수평 플라이백 펄스로부터 인출되도록 한다면 특히 사용가능한데, 왜냐하면 펄스는 빔 전류 로딩에 기인해 폭 변화를 하게되기 때문이다.
2개의 동기 에찌를 처리하기위해, 전체 위상 검출기 회로(PD)는 간단히 이중화된다. 먼 입력에서, A/D 컨버터로부터의 하나의 신호는 상기 위상 검출기(PD)로하여금 다른 동기 경사에 반응하게 되도록 하기 위해 반전된다. 위상 에러 모두가 결정된 후, PI-조절기는 가중된 위상 에러를 토대로한 새로운 플라이백 높이값(FBH)을 계산할 수 있다. 그후, 플라이백은 수행되고 새로운 라인 시작한다.
다시, 발진기값(OV1 및 OV2)간의 차를 계산함으로써 발진기 신호(OS)의 경사를 결정하는 발진기값(OV2)을 실제로 샘플링하는 것은 필요로 하지 않는다. 발진기 신호(OS)의 경사는 증가값(INC)에 의해 결정된다.
도 8은 본 발명에 따른 루프 필터(LF)의 일 실시예를 도시한다. 라인 주파수와 무관하게 제로 위상 에러(PE)를 얻기위해, 위상-동기 루프는 비례값(PV)을 공급하는 승산기(MUL1)와, 집적값(IV)을 공급하는 집적 경로(IP)와, 제어신호(CS)를 공급하기위해 비례값(PV) 및 집적값(IV)를 가산하는 가산기(ADD2)를 구비하는 비례 경로를 구비하는 PI 조절기에 의해 제어되어야 한다. 고정 상태에서, 제어 신호(CS)는 집적 경로(IP)에 의해 공급된다. 비례부(MUL1)는 위상-동기 루프의 동적 동작을 개선시키는 역할을 한다.
승산기(MUL1)는 제 1상수(KP)에 의해 위상 에러(PE)를 승산시켜서 비례값(PV)을 얻는다. 승산기(MUL2)는 제 2상수(KI)에 의해 위상 에러(PE)를 승산하여 집적기(INT)에 의해 집적되는 승산된 위상 에러(IPE)를 얻는다. 집적기(INT)는 집적값(IV)을 그 승산된 위상 에러(IPE)에 가산하는 가산기(ADD1)를 구비하여 가산값을 라인 지연(LD)에 공급한다. 라인 지연(LD)은 집적값(IV)을 공급한다.
본 발명이 양호한 실시예와 연결해서 설명되지만, 상기에서 드러난 원리내에서 그 변형이 당업자에게는 명백하고 그러므로 본 발명은 양호한 실시예로 제한되지 않으나 그 변형을 포함하게된다.
본 발명의 실시예는 동기 펄스(SP)의 에찌동안 발생하는 2개의 연속 샘플 인스턴트(TC1,TC2)를 사용함으로써 설명된다. 2개 이상의 클럭 인스턴트가 동기 펄스(SP)의 에찌동안 발생하면, 하나 이상의 클럭 주기만큼 멀리 이격되는 2개의 샘플 인스턴트(TC)를 사용하는 것이 또한 가능하다. 프랙션δ은 2개의 샘플 인스턴트(TC)간의 시간 간격내에서 동기 인스턴트(SI)의 위치를 결정한다. 동기 인스턴트(SI)를 보간하기위해 2개이상의 동기 샘플 인스턴트(TC)를 사용하는 것이 또한 가능하다. 발진기 신호(OS)의 증가값(INC)이 발진기 신호(OS)를 샘플링하기위해 2개의 발진기 샘플 인스턴트(TC)를 선택함으로써 결정된다면, 동기 인스턴트(SI)에서 발진기 신호(OS)의 실제값이 프랙션δ에 의해 2개의 발진기 샘플 인스턴트(TC) 각각에서 발생하는 2개의 발진기값(OV1,OV2)의 차를 승산함으로써 또한 얻어진다.
본 발명의 실시예가 하드웨어 회로를 참고로 설명되었지만, 대다수의 동작을 알맞게 프로그램된 컴퓨터로써 수행하는 것은 또한 가능하다.
간략하게, 본 발명의 중요한 태양은 클럭 신호(CLK)의 대응하는 클럭 인스턴트(TC)에서 발진기값(OV)을 나타내는 주기적인 발진기 신호(OS)를 공급하는 불연속 시간 발진기(DTO)를 구비하는 시간-불연속 위상-동기 루프를 제공한다. 위치-결정 회로(P)는 비디오 신호의 아날로그 동기 펄스(SP) 위치를 서브-클럭 주기 정확도로써 나타내는 시간-불연속 동기 인스턴트(SI)를 발생시킨다. 위상 검출기(PD)는 동기 인스턴트(SI)를 사용함으로써 불연속 시간 발진기 신호(OS) 및 동기 인스턴트(SI)간의 위상 에러와, 동기 인스턴트(SI)에 관련된 클럭 인스턴트(TC1)에서 불연속 시간 발진기 신호(OS)의 값(OV1)과, 발진기 신호(OS)의 경사를 결정한다. 발진기 신호(OS)의 주기는 위상 에러(PE)에 따른다. 발진기 신호(OS)의 경사를 사용함으로써, 위상 에러(PE)는 상기 경사에 무관하다.

Claims (9)

  1. 비디오 신호에서 동기 펄스(SP)에 동기되는 주기적인 발진기 신호(OS)를 발생시키는 시간-불연속 위상-동기 루프에 있어서,
    클럭 인스턴트(TC)를 결정하는 클럭 발진기(OSC)와,
    시간-불연속 동기 인스턴트(SI)를 서브-클럭 정확도로써 공급하기위해 상기 동기 펄스(SP)를 수신하는 위치-결정 수단(P)과,
    상기 동기 인스턴트(SI) 및 상기 발진기 신호(OS)간의 위상 에러(PE)에 따르는 주기를 갖는 발진기 신호(OS)를 공급하기위해 증가값(INC)을 클럭 인스턴트(TC)에서 합산하는 집적기(ACC)를 구비하는 불연속 시간 발진기(DTO)와,
    샘플링값(OV1)을 얻기위해 상기 동기 인스턴트(SI)에 관련되는 클럭 인스턴트(TC1)에서 상기 발진기 신호(OS)를 샘플링하는 샘플러(SA1)와,
    위상 에러(PE)를 샘플링값(OV1) 및 상기 동기 인스턴트(SI)에 따라 추정하는 위상 검출기(PD)를 구비하고,
    상기 위상 검출기(PD)가 상기 증가값(INC)에 따르는 위상 에러(PE)를 추정하기위해 사용되는 것을 특징으로 하는 시간-불연속 위상-동기 루프.
  2. 제 1항에 있어서, 위치-결정 수단(P)이 2개의 클럭 인스턴트(TC1,TC2)간의 시간 주기의 프랙션δ로써 동기 인스턴트(SI)를 계산하는 계산 유닛(CAL)을 구비하고, 위상 검출기(PD)가 PE=REF-(OV1+δ＊INC)로서 위상 에러(PE)를 계산하고, 여기서 REF가 기준값이고, OV1은 샘플링값이고, INC는 증가값인 것을 특징으로 하는 시간-불연속 위상-동기 루프.
  3. 제 1항에 있어서, 불연속 시간 발진기(DTO)가 발진기 신호(OS)의 상기 주기를 제어하기위해 위상 에러(PE)에 응답해서 증가값(INC)을 사용하는 제어 유닛(CU)을 더 구비하는 것을 특징으로 하는 시간-불연속 위상-동기 루프.
  4. 제 1항에 있어서, 불연속 시간 발진기(DTO)가 발진기 신호(OS)의 상기 주기를 제어하기 위해 위상 에러(PE)에 응답해서 불연속 시간 발진기(DTO)의 플라이백 높이(FBH)를 사용하는 제어 유닛(CU)을 더 구비하는 것을 특징으로 하는 시간-불연속 위상-동기 루프.
  5. 제 1항에 있어서, 상기 아날로그 동기 펄스(SP)를 시간-불연속 동기신호(TDS)로 변환하는 A/D 컨버터(ADC)와, 동적인 동기 펄스(SP)의 제 1샘플을 검출하기위해 시간-불연속 동기신호(TDS)를 수신하는 타이밍 제어 유닛(TCU)을 구비하며, 처음 언급된 인스턴트(TC1)가 상기 제 1샘플의 발생과 일치하는 것을 특징으로 하는 불연속 시간 연속 위상-동기 루프.
  6. 비디오 신호에서 불연속 시간 발진기(DTO)의 주기적인 발진기 신호(OS)를 주기적인 동기 펄스(SP)에 동기시키는 방법에 있어서,
    클럭 인스턴트(TC)를 결정하는 단계(OSC)와,
    상기 동기 펄스(SP)의 발생의 인스턴트를 서브-클럭 주기 정확도로써 나타내는 시간-불연속 동기 인스턴트(SI)를 결정하는 단계(P)와,
    상기 동기 인스턴트(SI) 및 상기 발진기 신호(OS)간의 위상 에러(PE)에 따르는 주기를 갖는 상기 발진기 신호(OS)를 공급하기위해 증가값(INC)을 클럭 인스턴트(TC)에서 집적시키는 단계(ACC)와,
    샘플링값(OV1)을 얻기위해 동기 인스턴트(SI)중 하나에 관련되는 클럭 인스턴트(TC1)에서 상기 발진기 신호(OS)를 샘플링하는 단계(SA1)와,
    위상 에러(PE)를 샘플링값(OV1) 및 동기 인스턴트(SI)중 상기 하나에 따라 추정하는 단계(PD)를 구비하고,
    상기 추정하는 단계(PD)가 상기 증가값(INC)에 따르는 위상 에러(PE)를 추정하기위해 사용되는 것을 특징으로 하는 주기적인 발진기 신호(OS)를 동기 인스턴트(SI)에 동기시키는 방법 .
  7. 제 6항에 있어서, 결정하는 단계(P)가 2개의 클럭 인스턴트(TC1,TC2)간의 시간 주기의 프랙션δ으로써 동기 인스턴트(SI)를 계산하는 단계(CAL)를 구비하고, 위상 에러(PE)를 추정하는 단계(PD)가 조잡한 위상 에러(CPE)를 얻기위해 샘플링값(OV1) 및 기준값(REF)간의 차(SB1)을 결정하는 단계와, 승산된 차(MD)를 얻기위해 증가값(INC)을 프랙션δ에 의해 승산하는 단계(MP)와, 위상 에러(PE)를 얻기위해 조잡한 위상 에러(CPE)를 그 승산된 차(MD)로써 정정하는 단계(SB2)를 구비하는 것을 특징으로하는 주기적인 발진기 신호(OS)를 동기 인스턴트(SI)에 동기시키는 방법 .
  8. 제 6항에 있어서, 결정하는 단계(P)가 2개의 클럭 인스턴트(TC1,TC2)간의 시간 주기의 프랙션δ으로써 동기 인스턴트(SI)를 계산하는 단계(CAL)를 구비하고, 위상 에러(PE)를 추정하는 단계(PD)가 승산된 차(MD1)를 얻기위해 증가값(INC)을 프랙션δ에 의해 승산하는 단계(MP)와, 동기 인스턴트(SI)에서 추정된 발진기값(OVE)를 얻기위해 샘플링값(OV1)을 상기 승산된 차(MD1)로써 정정하는 단계(CO)와,위상 에러(CPE)를 얻기위해 그 추정된 발진기값 및 기준값(REF)간의 차(SB4)을 결정하는 단계를 구비하는 것을 특징으로하는 주기적인 발진기 신호(OS)를 동기 인스턴트(SI)에 동기시키는 방법 .
  9. 비디오 신호에서 동기 펄스(SP)에 동기되는 주기적인 발진기 신호(OS)를 발생시키는 시간-불연속 위상-동기 루프를 구비하는 표시 장치에 있어서,
    클럭 인스턴트(TC)를 결정하는 클럭 발진기(OSC)와,
    시간-불연속 동기 인스턴트(SI)를 서브-클럭 정확도로써 공급하기위해 상기 동기 펄스(SP)를 수신하는 위치-결정 수단(P)과,
    상기 동기 인스턴트(SI) 및 상기 발진기 신호(OS)간의 위상 에러(PE)에 따르는 주기를 갖는 발진기 신호(OS)를 공급하기위해 증가값(INC)을 클럭 인스턴트(TC)에서 합산하는 집적기(ACC)를 구비하는 불연속 시간 발진기(DTO)와,
    샘플링값(OV1)을 얻기위해 상기 동기 인스턴트(SI)에 관련되는 클럭 인스턴트(TC1)에서 상기 발진기 신호(OS)를 샘플링하는 샘플러(SA1)와,
    위상 에러(PE)를 샘플링값(OV1) 및 상기 동기 인스턴트(SI)에 따라 추정하는 위상 검출기(PD)를 구비하고,
    상기 위상 검출기(PD)가 상기 증가값(INC)에 따르는 위상 에러(PE)를 추정하기위해 사용되는 것을 특징으로 하는 시간-불연속 위상-동기 루프를 구비하는 표시 장치.
KR1019997007663A 1997-12-22 1998-12-14 시간불연속 위상동기 루프 KR20000075602A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97204066 1997-12-22
EP97204066.1 1997-12-22

Publications (1)

Publication Number Publication Date
KR20000075602A true KR20000075602A (ko) 2000-12-26

Family

ID=8229110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997007663A KR20000075602A (ko) 1997-12-22 1998-12-14 시간불연속 위상동기 루프

Country Status (7)

Country Link
US (1) US6100661A (ko)
EP (1) EP0962053B1 (ko)
JP (1) JP2001513306A (ko)
KR (1) KR20000075602A (ko)
DE (1) DE69814822T2 (ko)
ES (1) ES2198772T3 (ko)
WO (1) WO1999033179A2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR9807450A (pt) * 1997-12-22 2000-04-25 Koninkl Philips Electronics Nv Corretor de base de tempo de saìda, processo de correção de base de tempo de saìda e dispositivo de vìdeo
KR100899180B1 (ko) * 2001-11-30 2009-05-27 코닌클리케 필립스 일렉트로닉스 엔.브이. 비트 검출장치 및 정보 재생장치
US7124153B2 (en) 2002-03-18 2006-10-17 Genesis Microchip Inc. Frequency converter and methods of use thereof
GB0212430D0 (en) * 2002-05-29 2002-07-10 Snell & Wilcox Ltd Video signal processing
CN1799198A (zh) * 2003-06-04 2006-07-05 皇家飞利浦电子股份有限公司 用于再现信息的比特检测装置和设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4608702A (en) * 1984-12-21 1986-08-26 Advanced Micro Devices, Inc. Method for digital clock recovery from Manchester-encoded signals
US4606052A (en) * 1984-12-21 1986-08-12 Advanced Micro Devices, Inc. Method for detection of line activity for Manchester-encoded signals
US4912729A (en) * 1988-05-16 1990-03-27 U.S. Philips Corporation Phase-locked-loop circuit and bit detection arrangement comprising such a phase-locked-loop circuit
DE59010510D1 (de) * 1990-06-30 1996-10-24 Itt Ind Gmbh Deutsche Digitale Phasenregelungsschleife
US5486867A (en) * 1993-11-30 1996-01-23 Raytheon Company High resolution digital phase detector

Also Published As

Publication number Publication date
DE69814822T2 (de) 2004-04-08
DE69814822D1 (de) 2003-06-26
WO1999033179A2 (en) 1999-07-01
US6100661A (en) 2000-08-08
ES2198772T3 (es) 2004-02-01
JP2001513306A (ja) 2001-08-28
EP0962053A2 (en) 1999-12-08
WO1999033179A3 (en) 1999-09-02
EP0962053B1 (en) 2003-05-21

Similar Documents

Publication Publication Date Title
JP2718311B2 (ja) 時間軸補正装置
US5848047A (en) Playback apparatus and playback method
JP2518148B2 (ja) クロック従属同期方法
US4930142A (en) Digital phase lock loop
EP0962095B1 (en) Output timebase corrector
US5162910A (en) Synchronizing circuit
KR20000075602A (ko) 시간불연속 위상동기 루프
US7158045B1 (en) Method and apparatus for maintaining an ideal frequency ratio between numerically-controlled frequency sources
KR0134309B1 (ko) 디지탈 주파수 자동조절회로
US6304118B1 (en) Synchronous circuit having circuit for detecting phase error at center of reference signal
JPH09512415A (ja) 同期信号からクロック信号を獲得する装置及びこの装置を設けたビデオレコーダ
JP2000040958A (ja) 基準周波数・タイミング発生装置
JP2882385B2 (ja) クロック位相同期回路
JP4972907B2 (ja) ドットクロック再生回路
JP3123612B2 (ja) 時間軸補正装置
JP3886392B2 (ja) クロック再生回路
JP3304996B2 (ja) 搬送波再生回路
JP2800305B2 (ja) クロック発生回路
JP2003023352A (ja) クロック再生回路
JP2513602B2 (ja) 水平ドライブパルス制御回路
JP2000241524A (ja) デジタルプロセッシングｐｌｌ
JP2002223371A (ja) 同期分離回路および同期分離方法、位相検波回路および位相検波方法、並びに、位相同期回路および位相同期方法
JPS6139785A (ja) 位相同期ル−プ回路
JPH0984039A (ja) 標本化クロック生成装置
JPS63144678A (ja) 位相同期発振回路

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19990823

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20031215

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050525

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20050810

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20050525

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I