ES2198772T3 - Bucle de enganche de fase de tiempo discreto. - Google Patents

Abstract

CIRCUITO DE FASE SINCRONIZADA DE TIEMPO DISCRETO QUE CONSTA DE UN OSCILADOR DE TIEMPO DISCRETO (DTO) QUE GENERA UNA SEÑAL PERIODICA DE OSCILADOR (OS) QUE REPRESENTA LOS VALORES DE OSCILADOR (OV) EN LOS CORRESPONDIENTES INSTANTES TEMPORALES (TC) DE UNA SEÑAL DE SINCRONIA (CLK). UN CIRCUITO DETERMINADOR DE LA POSICION (P) GENERA UN INSTANTE DE SINCRONIZACION DE TIEMPO DISCRETO (S) QUE REPRESENTA UNA POSICION DE UN PULSO DE SINCRONIZACION ANALOGICO (SP) DE UNA SEÑAL DE VIDEO CON UNA PRECISION DE PERIODO SUBTEMPORAL. UN DETECTOR DE FASE (PD) DETERMINA UN ERROR DE FASE (PE) ENTRE LA SEÑAL DE OSCILADOR DE TIEMPO DISCRETO (OS) Y EL INSTANTE DE SINCRONIZACION (SI) UTILIZANDO ESTE, UN VALOR (OV1) DE LA SEÑAL DE OSCILADOR DE TIEMPO DISCRETO (OS) Y UN INSTANTE TEMPORAL (TC1) RELACIONADO CON EL INSTANTE DE SINCRONIZACION (SI) Y LA PENDIENTE DE LA SEÑAL DE OSCILADOR (OS). UN PERIODO DE LA SEÑAL DE OSCILADOR (OS) DEPENDE DEL ERROR DE FASE (PE). AL UTILIZAR LA PENDIENTE DE LA SEÑAL DE OSCILADOR (OS), EL ERROR DE FASE (PE) SE INDEPENDIZA CON RESPECTO A ESTA PENDIENTE.

Description

Bucle de enganche de fase de tiempo discreto.

La invención se refiere a un bucle de enganche de fase de tiempo discreto, según se define en el preámbulo de la reivindicación 1. La invención se refiere también a un método de enganche de una señal de oscilador de tiempo discreto a un instante de sincronización según se define en el preámbulo de la reivindicación 6. La invención se refiere además a un aparato de visualización que comprende tal bucle de enganche de fase de tiempo discreto, según se define en el preámbulo de la reivindicación 9.

El documento US-A-5.181.115 de la técnica anterior, describe un bucle de enganche de fase de tiempo discreto (denominado también PLL). El PLL tiene un oscilador digital que se satura periódicamente, implementado como sumador de módulo que adiciona un valor incremental cada período de reloj. El PLL comprende además un dispositivo procesador. El dispositivo procesador ajusta el período del oscilador digital a un período nominal, determinado a partir de pulsos de sincronización que se producen periódicamente, comparando la fase real del oscilador digital con una fase establecida a la velocidad de reloj de control de los pulsos de sincronización periódicos. En primer lugar, se almacena un valor instantáneo del oscilador digital, provocado por el pulso de sincronización, para determinar una diferencia de fase (aproximada) entre un valor de referencia y el valor de oscilador digital que se produce en un instante de reloj. En segundo lugar, el dispositivo procesador genera datos de pendiente a partir de los pulsos de sincronización de entrada, para añadir información sobre la posición de los pulsos de sincronización con precisión de sub-reloj, a la diferencia de fase aproximada con el fin de obtener una diferencia de fase combinada. Esta diferencia de fase combinada se filtra en un filtro de bucle. La diferencia de fase filtrada se añade a una referencia de frecuencia con el fin de obtener una señal de control para controlar un valor de incremento del oscilador digital.

Un inconveniente del PLL de la técnica anterior consiste en que el error de fase combinada es correcto solamente a una frecuencia de línea fija, perturbando con ello el enganche de fase entre el oscilador digital y los pulsos de sincronización.

Un objeto de la invención consiste en proporcionar un PLL de tiempo discreto con enganche de fase mejorado entre el oscilador digital y los pulsos de sincronización.

A este fin, un primer aspecto de la invención proporciona un PLL de tiempo discreto según se define en la reivindicación 1. Un segundo aspecto de la invención proporciona un método de enganche de una señal de oscilador de tiempo discreto, a un instante de sincronización según se define en la reivindicación 6. Un tercer aspecto de la invención proporciona un aparato de visualización que comprenden un PLL de tiempo discreto según se define en la reivindicación 9. Las realizaciones ventajosas se definen en las reivindicaciones dependientes.

Un oscilador de tiempo discreto integra un valor de incremento, en instantes de reloj, de una señal de reloj generada por un oscilador de reloj de funcionamiento libre, para suministrar una señal de oscilador periódica que representa valores de oscilador discretos en los instantes de reloj. La señal de oscilador puede ser una señal en escalera digital periódica.

Un detector de posición de sincronización determina el instante de ocurrencia de un pulso de sincronización analógico de una señal de vídeo (denominado también instante de sincronización), con precisión de período de sub-reloj. Como ejemplo, la posición de la señal de sincronización analógica se determina convirtiendo en primer lugar la señal de sincronización analógica en valores de sincronización digitales con un convertidor A/D que se sincroniza mediante la señal de reloj. En segundo lugar, la posición de un flanco de la señal de sincronización analógica (por ejemplo, el instante en que el flanco cruza un valor de nivel medio), se determina a partir de los valores de sincronización digitales por interpolación o sobremuestreo, como se conoce en la técnica anterior.

Un muestreador realiza el muestreo de un valor del oscilador de tiempo discreto en el instante de reloj relativo al instante de sincronización. Por ejemplo, el valor del oscilador de tiempo discreto puede muestrearse en el primer pulso de reloj después de que el flanco cruza el valor de nivel medio. También es posible muestrear el valor del oscilador discreto en el primer pulso de reloj después de detectarse el inicio del flanco.

Un detector de fase determina un error de fase entre la señal de oscilador de tiempo discreto y el instante de sincronización, utilizando el valor muestreado del oscilador de tiempo discreto, el instante de sincronización, y el valor de incremento del oscilador de tiempo discreto. De este modo, el valor del oscilador de tiempo discreto en el instante de sincronización se determina utilizando la pendiente de la señal de oscilador. En consecuencia, se corrige el error de fase estimado, incluso aunque la pendiente de la señal de oscilador varíe. El período de la señal de oscilador depende del error de fase. En una situación estable, el error de fase es cero. Al igual que en la técnica anterior, el error de fase estimado es independiente de la pendiente del pulso de sincronización.

En la reivindicación 2, la posición de sub-reloj del instante de sincronización se indica mediante un factor o una fracción que indican la desviación del instante de sincronización con respecto al instante de reloj en el que se produce el valor de oscilador de tiempo discreto muestreado.

Según se reivindica en la reivindicación 7, es posible determinar en primer lugar un error de fase aproximado por comparación del valor de oscilador de tiempo discreto muestreado con el valor de referencia, y aplicar a continuación una corrección a este error de fase aproximado con la multiplicación del valor de incremento y el factor.

Según se reivindica en la reivindicación 8, es posible interpolar directamente el valor de oscilador de tiempo discreto que se produce en el instante de sincronización, corrigiendo el valor de muestreo del oscilador de tiempo discreto con la multiplicación del factor y del valor de incremento. En consecuencia, el error de fase se determina comparando el valor de oscilador de tiempo discreto interpolado con el valor de referencia.

En ambos casos, el error de fase entre el oscilador de tiempo discreto y el instante de sincronización se determina utilizando un valor del oscilador de tiempo discreto en un instante de reloj, y utilizando la pendiente del oscilador de tiempo discreto junto con la información de sincronización. Así, en ambos casos, de hecho, el error de fase real se determina entre el valor de referencia y el valor real del oscilador de tiempo discreto en el instante de sincronización.

Como conclusión, la invención estima el error de fase que depende de la pendiente del oscilador de tiempo discreto, mientras que el documento US 5.181.115 de la técnica anterior corrige un error de fase aproximado con una cantidad fija. La cantidad fija depende solamente de la posición del instante de sincronización con respecto a los instantes de reloj. Esto provoca una estimación incorrecta del error de fase en el instante de sincronización si varía la pendiente de un oscilador de tiempo discreto o se selecciona de modo que tenga valores diferentes. En consecuencia, el valor de oscilador de tiempo discreto estimado tiene el valor correcto solamente a una frecuencia de repetición predeterminada de los instantes de sincronización. En consecuencia, el PLL de la técnica anterior no es adecuado para el tratamiento de señales de vídeo que tengan frecuencias de repetición diferentes de los instantes de sincronización. Además, durante pequeños cambios de la frecuencia de repetición de los instantes de sincronización, los pequeños errores en el valor estimado del oscilador de tiempo discreto producen inestabilidad.

En una realización de la invención, según se reivindica en la reivindicación 3, el error de fase controla el período de la señal de oscilador de tiempo discreto por adaptación del valor de incremento. De este modo, al igual que en la técnica anterior, la pendiente del oscilador de tiempo discreto está controlada por el error de fase, de modo que varía con la frecuencia de repetición de los instantes de sincronización.

En una realización de la invención, según se define en la reivindicación 4, el error de fase controla la altura de retorno del oscilador de tiempo discreto en vez de la pendiente. En consecuencia, el valor de incremento que se integra cada período de reloj, es constante. Esto tiene la ventaja de que el oscilador de tiempo discreto es simple puesto que el valor de incremento puede seleccionarse de modo que sea una potencia de dos.

El bucle de enganche de fase de tiempo discreto según la invención, puede ser utilizado para enganchar el oscilador de tiempo discreto con los pulsos de sincronización de línea de una señal de vídeo, con el fin de generar una señal de referencia de enganche de línea que ha de ser utilizada en la deflexión de línea de un aparato de visualización de vídeo (tal bucle de enganche de fase se conoce generalmente como bucle fi-uno). El bucle de enganche de fase de tiempo discreto según la invención, puede utilizarse para recibir la señal de referencia de enganche de línea con el fin de generar pulsos excitadores de línea para una fase de salida de línea (tal bucle de enganche de fase se conoce generalmente como bucle fi-dos). En el segundo caso, los instantes de sincronización se derivan de la deflexión de línea, pudiéndose utilizar, por ejemplo, pulsos de retorno de línea.

El bucle de enganche de fase de tiempo discreto según la invención, puede utilizarse también para generar una señal de control para un convertidor de velocidad de muestreo. En caso de un convertidor de velocidad de muestreo de entrada que reciba muestras de vídeo discretas muestreadas asíncronas en el tiempo, y que suministre muestras de vídeo muestreadas ortogonales, el bucle de enganche de fase de tiempo discreto genera una señal de enganche de línea a partir de los pulsos de sincronización de línea de la señal de vídeo. En caso de un convertidor de velocidad de muestreo de salida que recibe muestras de vídeo muestreadas ortogonales y suministra muestras de vídeo muestreadas asíncronas, el bucle de enganche de fase de tiempo discreto recibe los instantes de sincronización relativos a la deflexión de línea, con el fin de generar una señal de control para el convertidor de velocidad de muestreo de salida.

Estos y otros aspectos de la invención se pondrán de manifiesto a partir de, y serán dilucidados con referencia a, los dibujos que se acompañan.

En los dibujos:

La figura 1 muestra un diagrama de bloques de un aparato de visualización con una primera realización del bucle de enganche de fase de tiempo discreto según la invención;

La figura 2 muestra un diagrama de bloques de otra realización del bucle de enganche de fase de tiempo discreto según la invención;

La figura 3 muestra un diagrama de bloques de un detector de fase para su uso en el bucle de enganche de fase de tiempo discreto según la invención;

La figura 4 muestra un diagrama de bloques de otro detector de fase para su uso en el bucle de enganche de fase de tiempo discreto según la invención;

La figura 5 muestra parte de un pulso de sincronización para dilucidar la determinación del instante de sincronización con precisión de sub-reloj;

La figura 6 muestra parte de una señal de oscilador de tiempo discreto, para dilucidar la determinación del valor de oscilador en el instante de sincronización con precisión de sub-reloj;

La figura 7 muestra la señal de oscilador según una realización de la invención, y

La figura 8 muestra una realización del filtro de bucle según la invención.

La figura 1 muestra un diagrama de bloques de un bucle de enganche de fase de tiempo discreto según la invención.

Un oscilador OSC de reloj genera una señal CLK de reloj que determina instantes TC de reloj. El oscilador OSC de reloj puede ser un oscilador de cristal que suministra una señal CLK de reloj muy estable, que sea asíncrona con respecto a los pulsos SP de sincronización que se producen periódicamente. Un separador de sincronización SY, separa los pulsos SP de sincronización de una señal Vi de vídeo analógico, o los pulsos SP de sincronización pueden pertenecer a una señal de vídeo de tiempo discreto. En caso de una señal Vi de vídeo analógica, un convertidor ADC de A/D recibe la señal CLK de reloj y los pulsos SP de sincronización analógicos para suministrar una señal TDS de sincronización de tiempo discreto a una unidad CAL de cálculo. El convertidor ADC de A/D y la unidad CAL de cálculo, forman parte de un detector P de posición de sincronización.

El detector P de posición de sincronización suministra instantes SI de sincronización que representan una posición de un pulso SP de sincronización con precisión de período de sub-reloj. La posición de un pulso SP de sincronización puede definirse como un instante SI de sincronización en el que un flanco del pulso SP de sincronización cruza un valor de referencia (por ejemplo, un valor de nivel medio). Según se conoce a partir del documento US-A-5.181.115 de la técnica anterior, el instante SI de sincronización puede determinarse mediante la interpolación de valores de sincronización de tiempo discreto de la señal TDS de sincronización de tiempo discreto.

Un oscilador DTO de tiempo discreto, comprende un integrador ACC y una unidad CU de control. El integrador ACC puede ser un sumador de módulo según se conoce en la técnica anterior, para suministrar una señal OS de oscilador periódica que representa valores OV de oscilador de tiempo discreto en instantes TC de reloj de la señal CLK de reloj. En este caso, la señal OS de oscilador es una señal en escalera digital obtenida por la suma de un valor INC de incremento durante cada período de reloj. La unidad CU de control proporciona un valor FBH de retorno al integrador ACC con el fin de controlar un valor de inicio de la señal OS de oscilador en un período siguiente que depende de una señal CS de control. El valor INC de incremento tiene un valor predeterminado.

Un muestreador SA1 realiza el muestreo de un valor OV1 de la señal OS de oscilador en un instante TC1 de reloj relacionado con el instante SI de sincronización. Una unidad TCU de control de temporización recibe la señal TDS de sincronización de tiempo discreto, para proporcionar el instante TC1 de reloj. El muestreador SA1 puede ser un flip-flop de tipo D, que recibe la señal OS de oscilador en una entrada de datos, y los instantes de reloj a modo de flanco en una unidad de habilitación de carga respectiva. Se utiliza un microprocesador, pudiéndose almacenar el valor OV1 en una memoria.

El detector PD de fase estima un error PE de fase entre la señal OS de oscilador y el instante SI de sincronización utilizando el valor OV1 muestreado, el instante SI de sincronización, y el valor INC de incremento. El detector PD de fase calcula el error PE de fase como: PE = REF - OV1 - \delta*INC en la que:

REF es un valor de referencia,

OV1 es el valor de muestreo,

INC es el valor de incremento, y

\delta es un factor que se mide para la posición del instante SI de sincronización dentro de un período de reloj. Si el instante SI de sincronización de tiempo discreto se representa por una palabra digital, el factor \delta puede representarse por los bits menos significativos que determinan una fracción entre dos instantes TC de reloj sucesivos.

Resulta esencial para la invención que el error de fase se estima con la utilización del valor INC de incremento, de tal modo que se utilice la pendiente de la señal OS de oscilador. También es posible restar el valor REF de referencia del valor OV1 muestreado, y añadir la multiplicación del factor \delta por el valor INC de incremento. El valor INC de incremento puede también determinarse como la diferencia entre el valor OV1 de muestreo y un valor OV2 de muestreo adicional de la señal OS de oscilador muestreado en otro instante TC2 de reloj. Por ejemplo, el primer valor OV1 puede muestrearse en el primer pulso CLK de reloj después del instante SI de sincronización. El instante SI de sincronización es el instante en que un flanco de un pulso SP de sincronización cruza un valor de un nivel de referencia. El nivel de referencia puede seleccionarse de modo que sea el valor medio de los pulsos SP de sincronización. En este caso, el segundo valor OV2 puede ser el valor muestreado en un instante de reloj inmediatamente anterior al valor de nivel medio. La selección de los instantes TC1 y TC2 de reloj de muestra, no es un tema importante para la invención. Si estos instantes TC1 y TC2 de reloj de muestra, se utilizan también para interpolar el instante SI de sincronización, es importante que ambos instantes TC1 y TC2 de reloj se seleccionen de modo que se produzcan durante el mismo flanco de un pulso SP de sincronización. También es posible obtener los instantes TC1 y TC2 de reloj de muestra comparando primero dos valores sucesivos de la señal TDS de sincronización de tiempo discreto para detectar el inicio de un flanco del pulso SP de sincronización. Se detecta un inicio si los valores difieren en más de una cantidad predeterminada y el signo de la pendiente detectada se adapta al signo de la pendiente del flanco al que se refiere. El instante de reloj en el que se produce el último de los dos valores sucesivos, es el primer instante TC1 de reloj. El segundo instante TC2 de reloj puede seleccionarse de modo que sea el instante inmediatamente siguiente al primer instante TC1 de reloj. El segundo instante TC2 de reloj puede ser también el primer instante de reloj después del instante SI de sincronización. El segundo instante TC2 de reloj puede ser también el último instante de reloj que se produzca durante el flanco.

Un filtro LF de bucle de tiempo discreto opcional, filtra el error PE de fase para suministrar la señal CS de control al oscilador DTO de tiempo discreto.

El oscilador DTO de tiempo discreto suministra la señal OS de oscilador como señal base de tiempo a un circuito LS de sincronización de línea que suministra pulsos LR de referencia de línea a un circuito LD de deflexión de línea. El circuito LD de deflexión de línea suministra una corriente de deflexión de línea a una bobina LL de deflexión de línea dispuesta alrededor de un tubo CRT de rayos catódicos.

La posición de la señal base de tiempo con respecto a los pulsos SP de sincronización, es ajustable mediante el control del valor REF de referencia. De este modo, se puede obtener un desplazamiento horizontal de una imagen visualizada en el tubo CRT de rayos catódicos.

Se describen realizaciones del detector PD de fase con referencia a las figuras 2 y 3, y una realización del filtro LF de bucle se describe con referencia a la figura 8.

El funcionamiento del bucle de enganche de fase de tiempo discreto según la invención, se pondrá más claramente de manifiesto en la descripción de las figuras 3 a 8.

La figura 2 muestra un diagrama de bloques de otra realización del bucle de enganche de fase de tiempo discreto según la invención. Esta realización difiere del bucle de enganche de fase de tiempo discreto de la figura 1 solamente en que el oscilador DTO de tiempo discreto está adaptado para controlar el valor INC de incremento dependiente del error PE de fase. La unidad CU de control suministra un valor INC de incremento de tal modo que el período de la señal OS de oscilador se acopla a la frecuencia de repetición de los instantes SI de sincronización en situación estable, según se conoce a partir de la técnica anterior. La señal OS de oscilador empieza de nuevo, a un valor de inicio fijo, un período fijo en un instante posterior a que se haya cruzado un valor de referencia.

La figura 3 muestra un diagrama de bloques de un detector PD de fase para su uso en el bucle de enganche de fase de tiempo discreto según la invención. El detector PD de fase comprende un primer restador SB1, un multiplicador MP y un segundo restador SB2. El primer restador SB1 substrae el valor de muestra OV1 desde el valor REF de referencia, para suministrar un error CPE de fase aproximado. El error CPE de fase aproximado es una indicación aproximada del error de fase real entre el instante SI de sincronización y la señal OS de oscilador periódico, puesto que se utiliza un valor de la señal OS de oscilador que se produce en un instante TC1 de reloj que está próximo al instante SI de sincronización solamente. El multiplicador MP multiplica el valor INC de incremento por la fracción \delta para obtener una diferencia MD multiplicada. La fracción \delta es una medida de la posición del instante SI de sincronización con respecto a los instantes TC de señal de reloj de la señal CLK de reloj. La fracción \delta puede expresar la posición del instante SI de sincronización como un porcentaje del período de tiempo entre dos instantes de TC1 y TC2 de reloj. Por ejemplo, si el instante TC1 de reloj se produce con anterioridad al instante TC2 de reloj, \delta = 20% o \delta = 0,2 indica que el instante de sincronización se produce en el instante TC1 + 0,2*(TC2 - TC1). Esto se explica mejor con referencia a la figura 5. El segundo restador SB2 resta la diferencia MD multiplicada desde el error CPE de fase aproximado para obtener el error PE de fase. En resumen, el error PE de fase puede ser expresado como: PE = REF - OV1 - \delta*INC

De hecho, el error PE de fase es la diferencia entre el valor REF de referencia y un valor interpolado de la señal OS de oscilador que se produce en el instante SI de sincronización. Supóngase que el instante TC1 de reloj antecede al instante TC2 de reloj y que \delta = 0,2, entonces el error de fase es: PE = REF - (OV1 + 0,2*INC) en la que INC es un término positivo. El término entre paréntesis es el valor interpolado de la señal OS de oscilador en el instante SI de sincronización. El error PE de fase es independiente de la pendiente de la señal OS de oscilador, debido a que la corrección sobre el error CPE de fase aproximado depende de la pendiente de la señal OS de oscilador. Es posible definir la fracción \delta de otras diversas maneras.

La figura 4 muestra un diagrama de bloques de otro detector PD de fase para su uso en el bucle de enganche de fase de tiempo discreto según la invención. El detector PD de fase comprende un restador SB4, un circuito CO de corrección, y un multiplicador MP1. El multiplicador MP1 multiplica el valor INC de incremento por la fracción \delta para obtener un valor MD1 de diferencia multiplicada. Si la fracción \delta está definida con respeto al instante TC1 de muestreo en el que se produce el primer valor OV1 de oscilador, el circuito CO de corrección añade el valor MD1 de diferencia multiplicada al primer valor OV1 de oscilador para obtener un valor OVE de oscilador estimado en el instante SI de sincronización. El restador SB4 resta el valor OVE de oscilador estimado a partir del valor de referencia, con el fin de obtener el error PE de fase.

La figura 5 muestra parte de un pulso SP de sincronización para dilucidar la determinación del instante SI de sincronización con precisión de sub-reloj. El eje vertical representa valores SV de sincronización, y el eje horizontal representa el tiempo t. Supóngase que el instante SI de sincronización es el instante en el que un flanco de ataque ascendente de un pulso SP de sincronización cruza un nivel RL de referencia. El nivel RL de referencia se elige de modo que sea el valor medio entre el valor LL bajo y el valor HL alto del pulso SP de sincronización. Un primer valor SV1 muestreado de sincronización se produce en un primer instante TC1 de reloj, y un segundo valor SV2 muestreado de sincronización se produce en un segundo instante TC2 de reloj. El instante SI de sincronización se produce dentro de un período TCLK de reloj entre el primer y el segundo instantes TC1, TC2 de reloj. La fracción \delta es la fracción del período TCLK de reloj que se produce entre el primer instante TC1 de reloj y el instante SI de sincronización. En consecuencia, la fracción \delta se calcula como: \delta = (RL - SV1) / (SV2 - SV1)

La figura 6 muestra parte de la señal OS de oscilador de tiempo discreto para dilucidar la determinación del valor OVE de oscilador en el instante SI de sincronización con precisión de sub-reloj según una realización de la invención. El eje vertical representa los valores OV de oscilador, y el eje horizontal representa el tiempo t. Supóngase que los valores OV de oscilador se incrementan con el tiempo. Un primer valor OV1 de oscilador muestreado se produce en un primer instante TC1 de reloj, y un segundo valor OV2 de oscilador se produce en el segundo instante TC2 de reloj. El valor OVE de oscilador estimado en el instante SI de sincronización se calcula como: OVE = OV1 + \delta*(OV2 - OV1)

El valor INC de incremento puede sustituir la diferencia entre el primer valor OV1 de oscilador muestreado y el segundo valor OV2 de oscilador muestreado.

La figura 7 muestra la señal OS de oscilador según una realización de la invención. La señal OS de oscilador se representa como valores OV discretos en instantes TC de reloj. Un período de la señal OS de oscilador periódica se inicia en t1 con un primer valor ST1. El siguiente valor de la señal OS de oscilador se obtiene mediante la adición de un incremento INC fijo al valor anterior de la señal OS de oscilador. Un período posterior de la señal de oscilador se inicia en t2 con un valor ST2 preestablecido. El número de instantes TC de reloj en un período de la señal OS de oscilador, se ha mantenido pequeño por motivos de claridad. Supóngase que el instante SI de sincronización se produce entre los instantes TC1 y TC2 de reloj en los que la señal de oscilador tiene los valores OV1 y OV2, respectivamente. Un nivel REF de referencia cruza en línea recta a través de los valores OV de oscilador en un instante TP en el que se espera que se produzca el instante SI de sincronización. Sin embargo, en este caso, el instante SI de sincronización se produce pronto, y se detecta un error PE de fase. El error PE de fase es, de hecho, la diferencia entre el valor REF de referencia y el valor OVE de la línea recta en el instante SI de sincronización. El error PE de fase se determina de una de las maneras tratadas anteriormente. La altura FBH de retorno de la señal OS de oscilador, se calcula en base al error PE de fase. En el caso representado, el instante SI de sincronización se produce pronto, y la altura FBH de retorno se reducirá, dando como resultado un valor ST2 preestablecido con un valor más alto que el primer valor ST1. También es posible calcular directamente el valor ST2 preestablecido. La altura FBH de retorno o el valor ST2, pueden calcularse de tal modo que, en el siguiente período, el error PE de fase sea exactamente cero. También es posible filtrar en primer lugar el error PE de fase, por ejemplo con un filtro LF de PI tal como se trata con respecto a la figura 8. Una vez que se ha producido el segundo valor OV2 de la señal OS de oscilador, se necesita algo de tiempo para determinar el error PE de fase y la altura FBH de retorno o el valor ST2 de inicio, de modo que pasen unos pocos períodos TCLK de reloj antes de que se inicie un período posterior de la señal OS de oscilador.

Supóngase que el convertidor ADC de A/D, muestrea los pulsos de sincronización SP con una frecuencia de reloj de 16 MHz mientras que el DTO se sincroniza con 48 MHz. Ambos relojes son alimentados por el oscilador OSC de reloj para evitar interferencias. Supóngase además que el número de muestras SV de sincronización que se producen durante un flanco de los pulsos SP de sincronización (también denominados muestras SV de sincronización válidas), es de al menos dos, pero con preferencia más de dos. También es posible que el número de muestras SV de sincronización válidas (típicamente de 2 a 5), varía (típicamente 1) de flanco a flanco. El error PE de fase se determina con precisión mejorada siempre que llega una muestra SV adicional de sincronización válida.

Cuando llega la primera muestra SV válida a partir del flanco de sincronización, se toma un valor OV de muestra a partir del oscilador DTO de tiempo discreto, y se resta del valor REF de referencia fijo. Esto proporciona un valor aproximado para el error PE de fase. Para cada muestra válida siguiente a partir del flanco de sincronización que pueda llegar, el oscilador DTO de tiempo discreto incrementará 3 veces el valor INC de incremento. La posición real del punto medio del flanco de sincronización se extiende a la mitad de las muestras SV válidas. Para compensar el hecho de que el oscilador DTO de tiempo discreto mantenga el incremento, el error de fase muestreado debe disminuirse en 1,5 veces el valor INC de incremento a una velocidad de 16 Ms/s por cada muestra SV de flanco de sincronización extra que se tome. Alternativamente, se disminuirá 3 veces por 0,5 veces el valor INC de incremento, a una velocidad de 48 Ms/s por cada muestra SV de flanco de sincronización extra a 16 Ms/s.

Cuando ha llegado la última muestra válida a partir del flanco SV de sincronización (la siguiente tendrá un valor no válido), es el momento de iniciar una interpolación. El resultado de la interpolación proporciona una corrección final del error PE de fase, en base a la posición SI estimada del flanco de sincronización de entrada dentro de un intervalo de una muestra. Esta corrección está comprendida típicamente entre -1,5 y +1,5 veces el valor INC de incremento.

Debido a la latencia de tratamiento, el resultado de error PE de fase está disponible algunos (muchos) pulsos CLK de reloj después de que se haya producido el centro del flanco de sincronización. Esto tiene poco, o ningún, efecto sobre el rendimiento del bucle de enganche de fase, puesto que la altura FBH de retorno resultante es una corrección relativa. Realmente no importa que se realice en un instante anterior o posterior.

Como mejora, el proceso completo puede ser doblado para la detección sobre dos flancos de sincronización de entrada. Esto permite que el bucle de enganche de fase siga la posición media (ponderada) entre el flanco ascendente y el descendente de los pulsos SP de sincronización. Esto puede ser particularmente útil si sucede que los pulsos SP de sincronización se derivan del pulso de retorno horizontal, puesto que ese pulso experimenta variaciones de anchura debidas a la carga de corriente del haz.

Con el fin de tratar dos flancos de sincronización, el circuito PD detector de fase completa se duplica simplemente. En la entrada lejana, se invierte una señal procedente del convertidor A/D con el fin de hacer que este detector PD de fase reaccione respecto a la otra pendiente de sincronización. Una vez que se han determinado ambos errores de fase, un regulador PI puede calcular el nuevo valor de altura FBH de retorno en base a un error de fase ponderado. Después de eso, se lleva a cabo el retorno y empieza una nueva línea.

De nuevo, no resulta necesario muestrear realmente el valor OV2 de oscilador para determinar la pendiente de la señal OS de oscilador, calculando la diferencia entre los valores OV1 y OV2 de oscilador. La pendiente de la señal OS de oscilador se determina mediante el valor INC de incremento.

La figura 8 muestra una realización del filtro LF de bucle según la invención. Con el fin de obtener un error PE de fase cero independiente de la frecuencia de línea, el bucle de enganche de fase debe estar controlado por un regulador PI que comprenda una trayectoria proporcional que comprenda un multiplicador MUL1 que suministre un valor PV proporcional, una trayectoria IP de integración que suministre un valor IV de integración, y un sumador ADD2 que sume el valor PV proporcional y el valor IV de integración para suministrar la señal CS de control. En estado estacionario, la señal CS de control se suministra a través de la trayectoria IP de integración. La parte MUL1 proporcional sirve para mejorar el comportamiento dinámico del bucle de enganche de fase.

El multiplicador MUL1 multiplica el error PE de fase por una primera constante KP para obtener el valor PV proporcional. Un multiplicador MUL2 multiplica el error PE de fase por una segunda constante KI para obtener un error IPE de fase multiplicado que se integra mediante un integrador INT. El integrador INT proporciona el valor IV de integración. El integrador INT comprende un sumador ADD1 que suma el valor IV de integración al error IPE de fase multiplicado, con el fin de proporcionar un valor de adición a un retardo DL de línea. El retardo Dl de línea proporciona el valor IV de integración.

Mientras que la invención se ha descrito en relación con realizaciones preferidas, se debe entender que para los expertos en la técnica, resultarán evidentes modificaciones de la misma dentro de los principios explicados anteriormente, y que por tanto la invención no se limita a las realizaciones preferidas, sino que está previsto que abarque tales modificaciones.

Las realizaciones de la invención se han explicado con la utilización de dos instantes TC1, TC2 sucesivos de muestra, que se producen durante un flanco de un pulso SP de sincronización. Si se producen más de dos instantes de reloj durante un flanco del pulso SP de sincronización SP, también es posible utilizar dos instantes TC de muestra que estén separados por más de un período de reloj. La fracción \delta determina la posición del instante SI de sincronización dentro del intervalo de tiempo entre dos instantes TC de muestra. También es posible utilizar más de dos instantes TC de muestra de sincronización para interpolar el instante SI de sincronización. Si el valor INC de incremento de la señal OS de oscilador se determina mediante la selección de dos instantes TC de muestra de oscilador, para muestrear la señal OS de oscilador, el valor real de la señal OS de oscilador en el instante SI de sincronización se obtiene aún multiplicando la diferencia de los dos valores OV1 y OV2 de oscilador que se producen en los dos instantes TC de muestra de oscilador, respectivamente, por la fracción \delta.

Mientras que las realizaciones de la invención se han explicado con referencia a los circuitos de hardware, también es posible realizar la mayor parte de las operaciones con un ordenador programado adecuadamente.

En resumen, un aspecto importante de la invención proporciona un bucle de enganche de fase de tiempo discreto que comprende un oscilador DTO de tiempo discreto que suministra una señal OS de oscilador periódica que representa valores OV de oscilador en instantes TC de reloj correspondientes de una señal CLK de reloj. Un circuito P de determinación de posición, genera un instante SI de sincronización de tiempo discreto que representa una posición de un pulso SP de sincronización analógico de una señal de vídeo con precisión de período de sub-reloj. Un detector PD de fase determina un error PE de fase entre la señal OS de oscilador de tiempo discreto y el instante SI de sincronización con la utilización del instante SI de sincronización, de un valor OV1 de la señal OS de oscilador de tiempo discreto en un instante TC1 de reloj relativo al instante SI de sincronización, y de la pendiente de la señal OS de oscilador. Un período de la señal OS de oscilador depende del error PE de fase. Utilizando la pendiente de la señal OS de oscilador, el error PE de fase depende de esta pendiente.

Claims (9)

1. Bucle de enganche de fase de tiempo discreto para la generación de una señal (OS) de oscilador periódica que se engancha a pulsos (SP) de sincronización en una señal de vídeo, y que comprende:

un oscilador (OSC) de reloj para determinar instantes (TC) de reloj,

medios (P) de determinación de posición para recibir los citados pulsos (SP) de sincronización, para suministrar instantes (SI) de sincronización de tiempo discreto con precisión de sub-reloj,

un oscilador (DTO) de tiempo discreto, que comprende un integrador (ACC) para sumar un valor (INC) de incremento en los instantes (TC) de reloj, para suministrar la señal (OS) de oscilador con un período que depende de un error (PE) de fase entre dichos instantes (SI) de sincronización y dicha señal (OS) de oscilador,

un muestreador (SA1) para muestrear dicha señal (OS) de oscilador en un instante (TC1) de reloj que está relacionado con dicho instante (SI) de sincronización para obtener un valor (OV1) de muestreo, y

un detector (PD) de fase para estimar el error (PE) de fase dependiente del valor (OV1) de muestreo y de dicho instante (SI) de sincronización,

caracterizado porque el detector (PD) de fase está adaptado para estimar el error (PE) de fase dependiente de dicho valor (INC) de incremento.

2. Bucle de enganche de fase de tiempo discreto según se reivindica en la reivindicación 1, caracterizado porque los medios (P) de determinación de posición comprenden una unidad (CAL) de cálculo para calcular un instante (SI) de sincronización como fracción (\delta) de un período de tiempo entre los instantes (TC1, TC2) de reloj, y porque el detector (PD) de fase calcula el error (PE) de fase como PE = REF - (OV1 + \delta*INC), donde REF es un valor de referencia, OV1 es el valor de muestreo, e INC es el valor de incremento.

3. Bucle de enganche de fase de tiempo discreto según se reivindica en la reivindicación 1, caracterizado porque el oscilador (DTO) de tiempo discreto comprende además una unidad de (CU) control para adaptar el valor (INC) de incremento en respuesta al error (PE) de fase para controlar dicho período de la señal (OS) de oscilador.

4. Bucle de enganche de fase de tiempo discreto según se reivindica en la reivindicación 1, que se caracteriza porque el oscilador (DTO) de tiempo discreto comprende además una unidad (CU) de control para adaptar una altura (FBH) de retorno del oscilador (DTO) de tiempo discreto en respuesta al error (PE) de fase, para controlar dicho período de la señal (OS)de oscilador.

5. Bucle de enganche de fase de tiempo discreto según se reivindica en la reivindicación 1, caracterizado porque comprende además un convertidor (ADC) de A/D para convertir dichos pulsos (SP) de sincronización analógicos en una señal (TDS) de sincronización de tiempo discreto, y una unidad (TCU) de control de temporización para recibir la señal (TDS) de sincronización de tiempo discreto, para detectar una primera muestra de un pulso (SP) de sincronización activa, coincidiendo el primer instante (TC1) de reloj mencionado con la ocurrencia de dicha primera muestra.

6. Método de enganche de una señal (OS) de oscilador periódica de un oscilador (TDO) de tiempo discreto a pulsos (SP) de sincronización periódicos en una señal de vídeo, comprendiendo el método las etapas de:

generar (OSC) instantes (TC) de reloj,

determinar (P) instantes (SI) de sincronización de tiempo discreto, que representan instantes de ocurrencia de dichos pulsos (SP) de sincronización, con precisión de período de sub-reloj,

integrar (ACC) un valor (INC) de incremento en los instantes (TC) de reloj, para suministrar dicha señal (OS) de oscilador, teniendo un período que depende de un (PE) error de fase entre dichos instantes (SI) de sincronización y dicha señal (OS) de oscilador,

muestrear (SA1) dicha señal (OS) de oscilador en un instante (TC1) de reloj que está relacionado con uno de los instantes (SI) de sincronización para obtener un valor (OV1) de muestreo, y

estimar (PD) el error (PE) de fase dependiente del valor (OV1) de muestreo y dicho uno de los instantes (SI) de sincronización,

caracterizado porque la etapa de estimación (PD) está adaptada para estimar el error (PE) de fase dependiente de dicho valor (INC) de incremento.

7. Método de enganche de una señal (OS) de oscilador a los instantes (SI) de sincronización según se reivindica en la reivindicación 6, caracterizado porque la etapa de determinación (P) comprende la etapa de calcular (CAL) los instantes (SI) de sincronización como fracción (\delta) de un período de tiempo entre dos instantes (TC1, TC2) de reloj, y porque la etapa de estimación (PD) del error (PE) de fase comprende las etapas de determinar una diferencia (SB1) entre el valor (OV1) de muestreo y un valor (REF) de referencia para obtener un error (CPE) de fase aproximado, multiplicar (MP) el valor (INC) de incremento por la fracción (\delta) para obtener una diferencia (MD) multiplicada, y corregir (SB2) el error (CPE) de fase aproximado con la diferencia (MD) multiplicada para obtener el error (PE) de fase.

8. Método de enganche de una señal (OS) de oscilador periódica a los instantes (SI) de sincronización según se reivindica en la reivindicación 6, caracterizado porque la etapa de determinación (P) comprende la etapa de calcular (CAL) los instantes (SI) de sincronización como fracción (\delta) de un período de tiempo entre los instantes (TC1, TC2) de reloj, y porque la etapa de estimación (PD) del error (PE) de fase comprende las etapas de multiplicar (MP1)el valor (INC) de incremento por la fracción (L) con el fin de obtener una diferencia (MD1) multiplicada, corregir (CO) el valor (OV1) de muestreo con dicha diferencia (MD1) multiplicada para obtener un valor (OVE) de oscilador estimado en el instante (SI) de sincronización, y determinar una diferencia (SB4) entre el valor (OVE) de oscilador estimado y un valor (REF) de referencia para obtener el error (PE) de fase.

9. Aparato de visualización, que comprende un bucle de enganche de fase de tiempo discreto para generar una señal (OS) de oscilador periódica que se engancha a pulsos (SP) de sincronización en una señal de vídeo, que comprende:

un oscilador (OSC) de reloj para determinar instantes (TC) de reloj,

medios (P) de determinación de posición para recibir dichos pulsos (SP) de sincronización, para suministrar instantes (SI) de sincronización de tiempo discreto con precisión de sub-reloj,

un oscilador (TDO) de tiempo discreto que comprende un integrador (ACC) para sumar un valor (INC) de incremento en los instantes (TC) de reloj para suministrar la señal (OS) de oscilador teniendo un período que depende de un error (PE) de fase entre dichos instantes (SI) de sincronización y dicha señal (OS) de oscilador,

un muestreador (SA1) para muestrear dicha señal (OS) de oscilador en un instante (TC1) de reloj que está relacionado con dicho instante (SI) de sincronización, para obtener un valor (OV1) de muestreo, y

un detector (PD) de fase para estimar el error (PE) de fase dependiente del valor (OV1) de muestreo y de dicho instante (SI) de sincronización,

caracterizado porque el detector (PD) de fase está adaptado para estimar el error (PE) de fase dependiente de dicho valor (INC) de incremento.